ILD 5-2 Deposition - 40nm 工艺步骤

通过引入特定的功能基团（如 Si–CH3），可以在保持基础 Si-O 网络的同时降低薄膜的极化率 [P1]。

在 Metal 5 CMP 之后，必须重新建立原始的介电环境，以隔离后续的 Metal 6/Via 5 互连结构（工程实践）。互连线宽的持续缩小导致电阻-电容 (RC) 延迟时间迅速增加，因此需要使用低 k 值层间介电材料 (ILD) 来降低互连电容和信号传播延迟 [P4]。ILD 5-2 作为 Via 5 层的主要本体介电层，直接沉积在初始的 ILD 5-1 覆盖层之上，以提供垂直隔离和机械支撑 [A2]。