Ashing & Strip/Clean - 40nm 工艺步骤

通常采用 SC1 配方 (NH₄OH/H₂O₂/H₂O) 进行湿法清洗，以建立“氧化-溶解”的动态平衡。

在 P-Pinning IIP 步骤之后，必须彻底清除用作离子注入阻挡掩膜的光刻胶图案。这一关键的剥离与清洗顺序旨在为随后的 P+ VSS 和外围 P-Well Contact IIP 光刻步骤做好晶圆准备工作 （工程实践）。上游的 P-pinning 注入从根本上负责在 Si-SiO₂ 界面处引入高掺杂的 p+ 层，从而抑制界面态的电子并抑制暗电流。残留在表面上的任何有机物、聚合物或金属污染物，不仅会在后续光刻步骤中导致对准偏差，还存在于后续热循环过程中扩

散到有源光电二极管中的风险，进而严重降低少数载流子寿命。去除工艺的物理机制通常依赖于基于氧气的干法等离子体灰化与随后的湿法化学剥离的协同组合。在等离子体灰化阶段，产生的活性氧自由基会持续将有机光刻胶氧化为挥发性化合物（如 CO₂ 和 H₂O），从而剥离大部分掩膜层。然而，由于前一步骤是大剂量离子注入，光刻胶的最外层会发生严重的排气和交联，转变为一层硬化的富碳结皮。仅靠灰化难以在不留下无机敲击残留物和硬化聚合物的情况下去除这层结皮。因此，通常采用 SC1 配方 (NH₄OH/H₂O₂/H₂O) 进行湿法清洗，以建立“氧化-溶解”的动态平衡。在这种平衡中，H₂O₂ 持续氧化下方衬底以形成超薄氧化层，而 NH₄OH 则以相当的速率将其溶解，从而实现对残留颗粒的底切与剥离。该步骤中清洗化学品和工艺参数的选择受到高掺杂半导体物理特性的严格限制。由于 P-pinning 注入形成了陡峭的高掺杂 p+ 表面分布，硅表面的化学反应活性发生了根本性改变。高掺杂浓度会增加碱性/氧化性湿法清洗中的局部氧化和溶解速率，导致硅的体积消耗加速。如果 SC1 的温度、时间或 NH₄OH 浓度设置过高，清洗过程将刻蚀掉关键设计的 p+ pinning 区域最顶层的原子层。这种无意的刻蚀将直接破坏终止固定氧化物电荷电场线所需的陡峭掺杂梯度，从而导致界面态暗电流再次产生。因此，必须采用高稀释度的化学品和严格限定的工艺时间，以确保在不损伤衬底的前提下清除残留物。该步骤与 40nm 工艺流程中其他类似步骤（例如标准阱注入后的步骤）的区别在于，它与高度敏感的固定光电二极管 (PPD) 和传输门 (TG) 区域直接相互作用。在 40nm 节点，控制 PPD 与浮动扩散区 (Floating Diffusion) 之间电荷传输的物理边界是在纳米尺度上设计的。光电探测器正上方的任何表面粗糙化或非均匀的氧化层损失都会改变表面势，导致阻碍电荷完全传输的微观势垒，并诱发图像滞后 (image lag) 。因此，该步骤必须实现完美的化学平衡：在保持足够的氧化能力以消除注入硬化光刻胶的同时，在图像传感器的有源核心区域实现近乎零的硅和氧化层损耗。

[高] P-Pinning 层耗尽（掺杂硅损失）：湿法清洗中的 SC1 步骤依赖于氧化-溶解的动态平衡。由于上游离子注入导致表面形成高掺杂 p+ 层，碱性/氧化性溶液中的局部硅刻蚀速率显著增加。过度的化学刻蚀会从物理上移除浅层 Pinning 层，导致 Si-SiO₂ 界面态暴露，进而产生大量的暗电流。
[中] 光刻胶硬壳去除不完全：高剂量离子注入会使光刻胶表面发生严重交联，形成碳化硬壳 （工程实践）。如果等离子体去胶温度过低，或者湿法化学氧化剂（例如 H₂O₂）浓度不足，晶圆上会残留硬化的聚合物残留物和等离子体刻蚀后残留物。在随后的 VSS 和 P-well Contact 注入过程中，这些残留物会充当微掩模缺陷，导致接触电阻过高或接触失效 （工程实践）。
[中] 表面粗糙化与光学性能退化：标准清洗液中激进的氧化和溶解循环可能会改变硅的表面纹理。对于 CMOS 图像传感器而言，传输栅附近的 Si-SiO₂ 界面粗糙化从根本上降低了载流子迁移率，并增加了表面复合速率，从而导致白点缺陷增加，量子效率降低 （工程实践）。
[低] 层间介质 (ILD) 退化：如果使用先进的溶剂型或强碱性化学品来去除顽固残留物，这些化学品可能会侵蚀裸露的氧化物区域，或被吸收进附近的介质层中。这可能导致非预期的介电常数偏移，或导致传输栅边缘附近的栅介质局部变薄。

通常采用 SC1 配方 (NH₄OH/H₂O₂/H₂O) 进行湿法清洗，以建立“氧化-溶解”的动态平衡。

[高] P-Pinning 层耗尽（掺杂硅损失）：湿法清洗中的 SC1 步骤依赖于氧化-溶解的动态平衡。由于上游离子注入导致表面形成高掺杂 p+ 层，碱性/氧化性溶液中的局部硅刻蚀速率显著增加。过度的化学刻蚀会从物理上移除浅层 Pinning 层，导致 Si-SiO₂ 界面态暴露，进而产生大量的暗电流。
[中] 光刻胶硬壳去除不完全：高剂量离子注入会使光刻胶表面发生严重交联，形成碳化硬壳 （工程实践）。如果等离子体去胶温度过低，或者湿法化学氧化剂（例如 H₂O₂）浓度不足，晶圆上会残留硬化的聚合物残留物和等离子体刻蚀后残留物。在随后的 VSS 和 P-well Contact 注入过程中，这些残留物会充当微掩模缺陷，导致接触电阻过高或接触失效 （工程实践）。
[中] 表面粗糙化与光学性能退化：标准清洗液中激进的氧化和溶解循环可能会改变硅的表面纹理。对于 CMOS 图像传感器而言，传输栅附近的 Si-SiO₂ 界面粗糙化从根本上降低了载流子迁移率，并增加了表面复合速率，从而导致白点缺陷增加，量子效率降低 （工程实践）。
[低] 层间介质 (ILD) 退化：如果使用先进的溶剂型或强碱性化学品来去除顽固残留物，这些化学品可能会侵蚀裸露的氧化物区域，或被吸收进附近的介质层中。这可能导致非预期的介电常数偏移，或导致传输栅边缘附近的栅介质局部变薄。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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