ILD 6-1 SiCN Etch - 40nm 工艺步骤

跨越多层的高深宽比刻蚀需要严格的深宽比无关刻蚀（ARIE）特性，以防止沟槽加深时产生的微负载效应。

在40nm BSI CMOS图像传感器的封装模块中，必须穿过多层层间介质（ILD）刻蚀出深键合焊盘（bond pad）腔体，以露出底部的金属焊盘。刻蚀顺序根据堆叠的结构组成，在本体氧化物去除与选择性阻挡层穿透之间交替进行。在执行完于ILD 6-1 SiCN层上选择性停止的ILD 6-2氧化物刻蚀后，当前需要部署ILD 6-1 SiCN刻蚀步骤来穿透这一特定的扩散阻挡层。与随后将腔体逐渐向底层金属深入的ILD 5-1至1-1 SiCN刻蚀不同，此ILD 6-1

步骤是自顶向下键合焊盘开口序列中的初始阻挡层突破工序。由于它充当了整个深槽刻蚀的几何模板，在此处建立近乎完美的掩模保真度和各向异性轮廓，对于防止后续层中出现级联式图案退化至关重要 （工程实践）。SiCN的刻蚀通过反应离子刻蚀（RIE）执行，利用经过精确校准的氟化气体与氧气的混合物。该工艺依赖于化学挥发与物理溅射之间的协同相互作用。等离子体中产生的氟自由基主要与薄膜中的硅成分反应，形成挥发性的SiFx副产物。同时，由于碳在这些条件下不会与氟自发反应，因此引入氧气将碳挥发为CO和CO2，从而减少富碳抑制层的形成。此外，需要一个阈值直流偏压（DC bias）来为正离子提供足够的动能，以破坏强健的Si–C键和Si–N键。通过精确控制这种物理离子轰击，刻蚀工艺限制了侧向化学活性，有效地将图案垂直转移。基于碳氟化合物的电感耦合等离子体（ICP）经常被采用，因为它能够实现等离子体密度与离子能量的解耦。这种解耦使得系统能够在提供高密度活性自由基通量的同时保持较低的衬底偏压，从而限制等离子体对暴露侧壁的损伤。通常优先选用CHF3等低氟气体，因为它能在刻蚀过程中促进碳氟聚合物在侧壁上的沉积，通过动态钝化机制自然增强各向异性。调节腔室压力可调节离子的平均自由程；较低的压力在牺牲整体刻蚀速率的前提下增加了离子的方向性，从而优化了特征的垂直度。氧气浓度的精确平衡同样至关重要：过量的氧气会消耗保护性的碳氟聚合物，而氧气不足则会触发碳阻挡机制，从而急剧抑制SiCN的刻蚀速率。在纳米尺度技术中，由于间距缩放，焊盘开口的尺寸公差非常严格，同时为了容纳多层金属化，介质堆叠厚度依然较大。跨越多层的高深宽比刻蚀需要严格的深宽比无关刻蚀（ARIE）特性，以防止沟槽加深时产生的微负载效应。如果ILD 6-1 SiCN刻蚀工艺导致轮廓弯曲（bowing）或过度的微沟槽（micro-trenching），这些几何缺陷将在随后的ILD 5和ILD 4氧化物刻蚀步骤中传播并放大。因此，这一特定的阻挡层刻蚀必须保持结构完整性，以保证稳定的接触电阻，而接触电阻是缩放器件性能中的主要寄生分量。

[高] 刻蚀速率抑制（碳阻挡）：如果氟碳等离子体混合物中的氧浓度过低，工艺将无法充分挥发 SiCN 薄膜中的碳组分。这会在表面留下一层富碳层，起到刻蚀阻挡层的作用，导致刻蚀速率严重下降，甚至完全停止阻挡层的穿透。
[高] 基底过刻蚀 / 选择比不良：如果直流偏置或承载台功率设置过高，等离子体的物理溅射分量将超过化学自限制行为。这会导致等离子体击穿薄薄的 SiCN 层并损伤下方的 ILD 5 氧化层，从而破坏精确的逐层去除策略。
[中] 各向异性丧失（侧壁弯曲）：如果聚合前驱体（例如 C4F8 或 CHF3）相对于刻蚀自由基的比例不足，侧壁钝化将无法达到要求。由此导致的过度横向化学侵蚀会加宽顶部沟槽轮廓，引起弯曲，进而可能降低关键尺寸并减小与相邻结构的间距 （工程实践）。
[低] 等离子体诱导的侧壁损伤：由未优化的加速承载台电压导致的高能离子轰击，可能会在介电层侧壁引入陷阱态和点缺陷。这种损伤可能会产生漏电路径，考虑到缩减节点中亚阈值漏电的热力学极限，这会带来严重问题。

跨越多层的高深宽比刻蚀需要严格的深宽比无关刻蚀（ARIE）特性，以防止沟槽加深时产生的微负载效应。

[高] 刻蚀速率抑制（碳阻挡）：如果氟碳等离子体混合物中的氧浓度过低，工艺将无法充分挥发 SiCN 薄膜中的碳组分。这会在表面留下一层富碳层，起到刻蚀阻挡层的作用，导致刻蚀速率严重下降，甚至完全停止阻挡层的穿透。
[高] 基底过刻蚀 / 选择比不良：如果直流偏置或承载台功率设置过高，等离子体的物理溅射分量将超过化学自限制行为。这会导致等离子体击穿薄薄的 SiCN 层并损伤下方的 ILD 5 氧化层，从而破坏精确的逐层去除策略。
[中] 各向异性丧失（侧壁弯曲）：如果聚合前驱体（例如 C4F8 或 CHF3）相对于刻蚀自由基的比例不足，侧壁钝化将无法达到要求。由此导致的过度横向化学侵蚀会加宽顶部沟槽轮廓，引起弯曲，进而可能降低关键尺寸并减小与相邻结构的间距 （工程实践）。
[低] 等离子体诱导的侧壁损伤：由未优化的加速承载台电压导致的高能离子轰击，可能会在介电层侧壁引入陷阱态和点缺陷。这种损伤可能会产生漏电路径，考虑到缩减节点中亚阈值漏电的热力学极限，这会带来严重问题。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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