40nm BSI CMOS Image Sensor预览

ILD 5-1 SiCN Etch

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ILD 4-2 Oxide Etch

ILD 4-1 SiCN Etch
245Bond Pad Cavity - Photo246ILD 6-2 Oxide Etch247ILD 6-1 SiCN Etch248ILD 5-2 Oxide Etch249ILD 5-1 SiCN Etch250ILD 4-2 Oxide Etch251ILD 4-1 SiCN Etch252ILD 3-2 Oxide Etch253Ashing & Strip/Clean254Ta-based Bottom Barrier deposition255Metal 7 Al Metal Deposition256Ta-based liner deposition257Pre Litho Cleaning258Metal 7 Bond Pad - Photo259Ta-Barrier etch260Al Metal Etch261Ta-Barrier etch262Ashing & Strip/Clean

工艺截面图

BONDPAD · B6 · ILD 4-2 Oxide Etchgate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)TiSi (low-temp anneal)n- LDD (31P+, self-aligned)P-pinning (11B+)P+ VSS contact (11B+)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)PRSiO2CESLCuTaPMD 5 (SiO2)PMD 4 (SiO2)MET0 (W)PMD 3 (SiO2 · CMP overburden)W (contact fill)PMD 2 (SiO2 · body segment)TiN (barrier)Ti (adhesion)Ti/TiN linerPMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)

本步要点

刻蚀的各向异性通过施加的RF偏置来维持,该偏置不断清理沟槽底部的聚合物,同时使其钝化侧壁,从而防止各向同性的横向刻蚀 。

原理展开

ILD 4-2氧化层刻蚀步骤是40nm BSI CMOS图像传感器封装工艺流程中BONDPAD模块的关键阶段 。该步骤紧随上层ILD 6和ILD 5层的顺序去除之后,并直接位于ILD 4-1 SiCN刻蚀之前 。其主要目标是选择性地去除第四层层间介质(ILD)中的块状SiO₂,以进一步向下方的金属键合焊盘(bond pad)推进 。该步骤区别于前段工艺氧化层刻蚀(如浅沟槽隔离或栅极侧墙刻蚀)之处在于,其作用是在复杂的多层介质堆叠中创建一个深且大

面积的垂直通道,而非定义精细的晶体管级特征 。通过在厚氧化层刻蚀和薄SiCN阻挡层刻蚀之间交替进行,该工艺能够严密控制刻蚀深度和轮廓,防止对下方敏感的金属结构造成破坏性的击穿 。SiO₂的刻蚀从根本上由等离子体辅助反应离子刻蚀(RIE)驱动,其依赖于中性氟碳自由基与定向离子轰击之间的协同作用 。在等离子体中,氟碳源气体解离提供氟自由基,与表面硅原子反应形成挥发性的氟化硅(SiFx) 。同时,含碳物种在暴露表面沉积出一层氟碳聚合物混合层 。在SiO₂表面,从晶格中释放出的氧不断消耗该聚合物,使混合层保持薄层状态,从而允许低能离子轰击驱动持续的化学刻蚀 。刻蚀的各向异性通过施加的RF偏置来维持,该偏置不断清理沟槽底部的聚合物,同时使其钝化侧壁,从而防止各向同性的横向刻蚀 。选择特定的氟碳气体化学成分(例如动态调节CF与CHF的比例)取决于对下方SiCN刻蚀停止层实现超高材料选择比的需求 。由于SiCN缺乏内部氧来有效消耗氟碳聚合物,当氧化层刻蚀到达界面时,一层厚且富含碳的抑制层自然会在其表面积聚,从而极大地抑制F的渗透并减缓刻蚀速率 。工艺参数调整必须完美平衡这种聚合机制:过高的聚合物气体比例可能导致反向ARDE效应从而引起过早刻蚀停止,而聚合不足则会导致选择比丧失,进而对下方的SiNx阻挡层造成破坏性刻蚀 。此外,由于这种深焊盘开口涉及穿透多个堆叠层,几何阴影效应会减少到达底部的中性反应物通量,这种现象从根本上被称为深宽比相关刻蚀(ARDE) 。必须仔细调节工作压力和离子能量等工艺参数,以克服这些受输运限制的供给问题,并维持一致的垂直刻蚀速率 。在40nm BSI CMOS图像传感器中,复杂的后段工艺金属化和光学堆叠要求极其精确的深介质刻蚀,且不能引入严重的等离子体损伤或热机械应力 。在ILD 4-2刻蚀过程中保持绝对的垂直度和严格的关键尺寸(CD)控制,确保了后续的焊盘金属化和封装连接具有极高的可靠性,并实现良好的电气隔离 。向高聚合度刻蚀化学工艺或原子层精度控制的转变,对于满足先进制程中中间SiCN阻挡层厚度不断减薄所带来的严苛选择比要求至关重要 。

风险与挑战

  • [高] 对 SiCN 层的选择性丧失(穿通):如果氟碳等离子体中的 F/C 比过高,富碳保护聚合物混合层将无法在下方的 SiCN 表面稳定形成 。这种失效使得 F 自由基能够持续进行离子辅助渗透,从而破坏精细的刻蚀停止层,并导致下方层过早暴露 。

  • [中] 深宽比相关刻蚀(ARDE)引起的 RIE 滞后:随着焊盘开口穿过多个 ILD 层不断加深,由于几何遮蔽效应,到达刻蚀前沿的中性反应物通量会显著下降 。这种受传输限制的中性粒子输运导致结构底部的刻蚀速率急剧减慢,可能在进行下一步 SiCN 刻蚀之前导致氧化物未能完全去除 。

  • [中] 过度的侧壁聚合与锥度化:虽然高 CF/CHF 比对于实现高刻蚀选择性非常理想,但过量的成碳物质会导致特征侧壁上沉积过厚的聚合物层 。这种堆积会人为地缩小沟槽底部的关键尺寸,从而产生正锥度轮廓,严重限制后续的材料去除与金属化工艺 (工程实践)。

  • [低] 轮廓弧化与掩模底切:相对于各向同性 F 自由基浓度,侧壁钝化不足会导致 SiO₂ 侧壁发生自发的、无势垒的化学刻蚀 。F/离子通量比与钝化物质之间的这种失衡会导致局部弧化或掩模底切,这不仅会削弱深焊盘轴的结构强度,还会使后续的台阶覆盖变得复杂 。

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