40nm BSI CMOS Image Sensor预览

245Bond Pad Cavity - Photo 246ILD 6-2 Oxide Etch 247ILD 6-1 SiCN Etch 248ILD 5-2 Oxide Etch 249ILD 5-1 SiCN Etch 250ILD 4-2 Oxide Etch 251ILD 4-1 SiCN Etch 252ILD 3-2 Oxide Etch 253Ashing & Strip/Clean 254Ta-based Bottom Barrier deposition 255Metal 7 Al Metal Deposition 256Ta-based liner deposition 257Pre Litho Cleaning 258Metal 7 Bond Pad - Photo 259Ta-Barrier etch 260Al Metal Etch 261Ta-Barrier etch 262Ashing & Strip/Clean

工艺截面图

本步要点

高密度等离子体系统通常被选用于深电介质刻蚀，以提供可接受刻蚀速率所需的高离子通量。

原理展开

纳米尺度背照式（BSI）CMOS图像传感器的封装模块需要穿过多个电介质层刻蚀出深键合焊盘开口，以将外部端子连接至内部布线。这种交替刻蚀序列——依次穿过ILD 5-1 SiCN、ILD 4-2 Oxide、ILD 4-1 SiCN，最后到达ILD 3-2 Oxide——表明这是一个针对深埋焊盘结构的逐步开窗过程。与早期的前段工艺氧化物刻蚀或浅层焊盘氧化物清除步骤不同，该步骤必须选择性地去除特定的深埋体氧化物层（ILD 3-2），同时保持已打开的上层结构的几何完整性。在该步骤之

后，结构需经过灰化、清洗和阻挡层沉积，为Metal 7铝沉积做准备，因此完整且精确的氧化物去除对于最小化后续接触电阻至关重要。ILD 3-2氧化物的去除主要依赖于含氟碳等离子体内的离子增强化学反应。在此过程中，高能离子垂直轰击氧化物表面，断裂牢固的Si–O键并生成高活性的表面位点。这种局部离子轰击活化了表面，显著增加了中性氟自由基与氧化物反应生成挥发性SiFx和COx副产物的概率 [P1, P3]。同时，富碳的氟碳自由基（如CFx）会在暴露的侧壁上沉积形成保护性聚合物膜。该工艺依赖于一种动态平衡：离子驱动的物理溅射会去除沟槽底部的聚合物以实现持续的化学刻蚀，而垂直侧壁由于缺乏离子轰击，允许聚合物积聚并抑制侧向刻蚀。高密度等离子体系统通常被选用于深电介质刻蚀，以提供可接受刻蚀速率所需的高离子通量。然而，这些高密度等离子体中极高的分子离解度可能会降低刻蚀选择性，因此需要仔细选择氟碳气体并精确添加聚合物形成剂，以保持刻蚀-钝化平衡。调整气体混合比例、压力和偏置功率会直接影响离子角度分布，必须对其进行严格控制，以防止限制深沟槽中可实现深宽比的阴影效应。这种精细的参数调节确保了刻蚀在指定深度处干净地停止，而不会击穿下方的阻挡层或损坏相邻的关键结构。

风险与挑战

[高] 深宽比相关刻蚀停止 (Aspect-Ratio Dependent Etch Stop)：随着沟槽向 ILD 3-2 层加深，沟槽底部的氟自由基局部浓度会发生损耗，从而加剧深宽比相关刻蚀 (ARDE) 效应。如果通孔底部的聚合物再沉积速率超过了由离子溅射驱动的去除速率，刻蚀过程将提前停止，导致无法露出下方的连接结构。
[中] 上部侧壁弧形刻蚀或底切 (Upper Sidewall Bowing or Undercut)：由于该步骤是在上部 ILD 4 层和 5 层已经被打开后执行的，这些上部侧壁会长时间暴露在等离子体中 （工程实践）。如果上部侧壁上的碳氟聚合物钝化不足，未反应的氟自由基所导致的横向化学刻蚀会使沟槽变宽，从而破坏结构轮廓并影响后续的阻挡层沉积 [P2, P3]。
[中] 接触电阻升高 (Elevated Contact Series Resistance)：未能彻底去除沟槽底部的氧化物或残留的碳氟聚合物，会在电流通路中留下薄薄的绝缘阻挡层。这种寄生串联电阻限制了焊盘接触的载流能力，并降低了封装传感器的整体电气性能。

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