HKD/AR2 TaO deposition - 40nm 工艺步骤

该沉积过程通常采用原子层沉积（ALD）技术，利用表面自限制化学反应，每个循环仅形成亚单分子层，从而实现原子级的厚度控制。

在背照式（BSI）CMOS图像传感器中，光子通过减薄的硅背面进入，使得界面反射成为光损耗的主要来源。为了最大限度地提高光学量子效率，需要多层减反射膜（ARC）来弥补硅衬底与外部环境之间的折射率差距。HKD/AR2 氧化钽（TaO）沉积紧随 AlO（AR1）层之后，并先于 SiO（BPMD）沉积。这种具有显著折射率差异的介电层特定排列顺序，能够主动控制反射光的相位和能量，从而抑制界面处的菲涅尔反射。此外，像 TaO 这样的高 k

介电材料有助于结构钝化，与底层 AlO 层提供的场效应钝化相辅相成。该步骤的核心机制依赖于薄膜光学和相位抵消。当光穿过折射率不同的介质时，多次反射会产生干涉现象。通过精确控制 TaO 薄膜的物理厚度和折射率，从 TaO 界面反射的光相对于其他反射波产生 180° 的相位差，从而产生相消干涉。该沉积过程通常采用原子层沉积（ALD）技术，利用表面自限制化学反应，每个循环仅形成亚单分子层，从而实现原子级的厚度控制。这种极高的共形性确保了整个晶圆上光程的均匀性，这至关重要，因为生产公差和厚度不均匀性会显著改变不同波长的光学量子效率。选择 TaO 作为 AR2 层，主要是由于其在高折射率和可见光谱下的透明度，这是光学涂层必不可少的特性。此外，TaO 是一种特性明确的高 k 介电材料，以其优异的体介电性能而闻名。在多层 ARC 堆叠中，调节工艺气体比例和沉积温度可直接调制薄膜密度，进而确定其折射率（n）和消光系数（k）。必须严格优化这些光学常数，以实现在底层硅光电二极管所吸收的宽光谱可见光范围内实现最低反射率。与等离子体密集型技术相比，使用纯粹基于沉积的 ALD 方法显著减少了对功能界面产生的高能离子轰击损伤。在 40nm BSI 节点，像素尺寸高度微缩，由于可用于光吸收的物理面积最小化，因此对光子捕获效率提出了极高要求。保持低界面态密度至关重要，因为缺陷会充当复合中心或热产生位点，从而表现为暗电流。通过利用高共形、低损伤的沉积技术，该工艺保护了有源像素区域的结构完整性。AlO、TaO 和 SiO 的组合提供了一个定制的光学折射率梯度，缓解了亚波长光子学中出现的严重驻波和传输损耗问题。

[High] 光学厚度失配: 沉积循环速率的漂移会改变 TaO 层的物理厚度，从而破坏四分之一波长相位抵消条件。这种失效会导致相长干涉而非相消干涉，从而显著增加界面反射率并降低传感器的光学量子效率。
[Medium] 杂质引起的光学吸收: ALD 工艺中不完全的表面反应会导致前驱体配体残留在 TaO 薄膜内。这些杂质会产生改变材料消光系数 (k) 的缺陷态，从而导致寄生光学吸收并降低光子透过率。
[Medium] 界面层形成: 如果热预算过高，TaO 层可能会与相邻材料发生反应，形成不受控的界面硅酸盐层。这种意外形成的界面层会改变有效的光学堆叠，导致晶圆上出现随波长变化的反射率差异。
[Low] 等离子体对钝化的损伤: 如果在沉积过程中使用辅助等离子体，过高的功率可能会导致高能离子轰击，从而损伤下方的功能层。这种损伤会产生界面态，进而增加高度微缩光电二极管中的亚阈值漏电流和暗电流。

该沉积过程通常采用原子层沉积（ALD）技术，利用表面自限制化学反应，每个循环仅形成亚单分子层，从而实现原子级的厚度控制。

[High] 光学厚度失配: 沉积循环速率的漂移会改变 TaO 层的物理厚度，从而破坏四分之一波长相位抵消条件。这种失效会导致相长干涉而非相消干涉，从而显著增加界面反射率并降低传感器的光学量子效率。
[Medium] 杂质引起的光学吸收: ALD 工艺中不完全的表面反应会导致前驱体配体残留在 TaO 薄膜内。这些杂质会产生改变材料消光系数 (k) 的缺陷态，从而导致寄生光学吸收并降低光子透过率。
[Medium] 界面层形成: 如果热预算过高，TaO 层可能会与相邻材料发生反应，形成不受控的界面硅酸盐层。这种意外形成的界面层会改变有效的光学堆叠，导致晶圆上出现随波长变化的反射率差异。
[Low] 等离子体对钝化的损伤: 如果在沉积过程中使用辅助等离子体，过高的功率可能会导致高能离子轰击，从而损伤下方的功能层。这种损伤会产生界面态，进而增加高度微缩光电二极管中的亚阈值漏电流和暗电流。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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