40nm BSI CMOS Image Sensor预览

和的热处理或轻微的自由基氧化），该步骤可防止不受控的原生氧化物生长并稳定表面化学性质，从而为后续共形热氧化衬垫层建立均匀的成核基础 [T1]。在先前的等离子体刻蚀过程中，高能离子轰击会对硅产生物理溅射，破坏共价键并留下一层无定形且富含缺陷的表面层 [P4]。钝化通过化学方式饱和这些悬挂键，通常形成一层瞬态的超薄钝化层以终止硅晶格 [T1]。此外，STI 刻蚀工艺与氮化硅硬掩模的结合会在硅衬底中引入显著的机械应力 [A2]。集中在沟槽侧壁和底角的各种热机械应力可能诱发硅位错，这些位错沿 <111> 滑移面扩展，最终成为应力诱导漏电流（SILC）的产生-复合中心 [P2]。钝化步骤可能结合局部热弛豫或表面处理，启动晶格恢复和应力重分布，从而有效降低后续高热预算工艺过程中产生位错的热力学驱动力 [A2]。钝化方法的选择需在表面修复需求与热预算限制之间取得平衡，可利用低温自由基表面处理或受控的快速热退火 [P4]。涉及特定表面处理的方法（例如引入选定的原子种类）可以改变局部晶格结构，并转换或调节本征应力分布 [A1]。参数交互作用非常紧密：提高处理温度或自由基通量可增强键合终止和晶格弛豫，但过高的能量可能会过早消耗活性硅或改变设计的沟槽侧壁角度 [P1]。因此，必须精确调整工艺参数，在不损害亚微米隔离所需的关键沟槽几何轮廓的前提下，最大程度地实现应力释放和缺陷退火 [P3]。在 40nm 节点，STI 结构的长宽比增加以及密集的阵列布局放大了机械应力对载流子迁移率和漏电的影响 [P2]。任何与结耗尽区相交的陷阱态或位错都会成为严重的漏电来源，通过提供应力诱导漏电流的路径直接降低器件性能 [P2]。实施专门的钝化步骤可确保在生长衬垫氧化层之前硅-介质界面保持原始状态，从而促进理想的圆角化，并防止导致寄生导通的电场集中 [P1]。