40nm BSI CMOS Image Sensor预览

续的 SiCN 刻蚀做好结构准备，要求精确的垂直剖面和无残留的底部，以确保在不降低互连电阻-电容 (RC) 性能的前提下形成稳健的铜-铜接触 [P4]。

氧化物的物理刻蚀依赖于由射频 (RF) 等离子体驱动的物理-化学协同作用 [P1]。由进气经电子解离产生的含氟自由基与 Si-O 骨架发生化学反应，形成诸如四氟化硅之类的挥发性副产物 [P1]。与此同时，定向离子轰击破坏表面化学键，并提供维持垂直各向异性所需的活化能 [A1]。在此过程中，一个关键机制是氟碳聚合物在 Via 侧壁上的持续沉积，这可保护侧壁免受横向刻蚀，而离子轰击则会清除 Via 底部 [A1]。如果化学自由基通量与物理溅射之间的微妙平衡被打破，Via 可能会出现剖面弓形弯曲或刻蚀不完全 [P1]。此外，由于高深宽比结构会积累大量的电子和离子电荷，可能会产生等离子体诱导的电荷，进而建立起威胁金属间介质 (IMD) 可靠性的高瞬态电场 [P3]。

气体混合比、腔室压力和 RF 偏置功率等工艺参数决定了刻蚀速率、选择比和聚合物钝化层的厚度 [P1]。化学工艺中经过特殊设计，以实现对底层 SiCN 层的高选择比，确保刻蚀前沿精确终止于阻挡层界面，从而防止过早暴露底层铜并对其造成溅射 [A2]。选择 SiCN 等致密、化学性质稳定的硅基薄膜作为刻蚀停止层，是因为其独特的化学组成和原子密度，使得在标准氟碳等离子体条件下，其刻蚀速率相比标准氧化物显著降低 [P4]。调节聚合气体与刻蚀气体的比例可调节刻蚀剖面；聚合气体过多会导致 Via 底部变窄，而聚合不足则会导致横向剖面劣化 [P1]。

在 纳米尺度 技术节点，减小的 Via 间距和缩小的金属间间距放大了 RC 延迟和结构完整性对器件速度的影响 [P2]。与成熟节点相比，平衡刻蚀选择比和维持垂直剖面的工艺窗口显著缩小，这使得 Via 与互连层之间的无缝对准极具挑战性 [A1]。在 CMOS 图像传感器中集成先进介质要求尽量减少等离子体暴露，以防止刻蚀期间发生碳损耗及湿气导致的 k 值退化 [P1]。因此，必须严格控制 V4 氧化物刻蚀，以防止出现可能影响后续金属填充物理阻挡层性能的剖面异常，从而最终确保长期互连可靠性 [P4]。