40nm BSI CMOS Image Sensor预览

Upper Vertical Grid - Photo

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W Etch

TiN Etch
346Optical Pad 3 Deposition347Optical Pad 3 CMP348Post CMP Cleaning349Pre Litho Cleaning350Mid Vertical Grid Trench - Photo351Optical Pad 3 Etch352Lower OCL Coating Etch353Lower OCL Etch354Optical Pad 2 Etch355Ashing & Strip/Clean356Mid Vertical Grid Deposition357W CMP358Post CMP Cleaning359Upper Vertical Grid Barrier Deposition360Upper Vertical Grid Deposition361Pre Litho Cleaning362Upper Vertical Grid - Photo363W Etch364TiN Etch365Ashing & Strip/Clean366Upper Grid Seal Layer Deposition367Pre Litho Cleaning

工艺截面图

ISP WaferCIS Wafer · BacksideLS_GRID · L39 · W EtchTaOAlOP+ implanted regionSiCESLSiO2CuTaAlOptical Pad 3Lower OCLSiNSiONOptical Pad 1Grid SealWTiNBPMD

本步要点

工艺优化需要化学刻蚀与侧壁聚合之间的微妙平衡,通常通过调整气体混合比例和引入氧气来管理 。

原理展开

在纳米尺度背照式(BSI)CMOS图像传感器中,上部垂直栅格(Upper Vertical Grid)作为一种高不透明度的遮光层,用于防止相邻像素之间的光学串扰 (工程实践)。在光刻图案化之后,W刻蚀步骤将光刻胶掩模图案转移到下方的钨层中,以形成高度垂直的栅格壁 。选择钨是因为其具有出色的光学密度和耐火稳定性,但其成功集成需要严格的各向异性干法刻蚀工艺,以保持精确的关键尺寸 。该步骤选择性地停止在下方的TiN层上,通过完全清除像素间的隔离沟槽,为后续的TiN刻蚀和灰化工艺做好准

备 。W刻蚀工艺由反应离子刻蚀(RIE)驱动,该工艺依赖于表面化学反应和定向离子溅射的协同作用 。卤素基等离子体提供反应性物质,将固体钨转化为挥发性的卤化钨,这一机制类似于其他原子级钨去除技术中利用的化学卤化路径 。然而,纯化学刻蚀具有高度的各向同性,会迅速导致光刻胶掩模下方的钨出现严重的侧向底切 。为了实现各向异性,引入了富碳气体(如氟碳化合物)以产生自由基,在暴露的侧壁上连续沉积一层稳定的聚合物钝化层 。通过等离子体鞘层电场加速的定向离子轰击,从物理上清除了沟槽底部的聚合物,同时使垂直侧壁受到保护,从而有效地抑制了侧向刻蚀 。工艺优化需要化学刻蚀与侧壁聚合之间的微妙平衡,通常通过调整气体混合比例和引入氧气来管理 。氧气与碳基侧壁聚合物发生系统性反应,生成挥发性副产物,防止聚合物过度堆积,否则这些聚合物会阻碍刻蚀并在钨栅格底部留下锥形的“底脚”残留 。相反,如果氧气比例过高,保护性聚合物会被过早消耗,导致失控的侧向刻蚀和关键尺寸缩小 。入射离子的动能通过射频偏置功率独立调节;虽然较高的离子能量改善了刻蚀轮廓的垂直度,但同时也增加了对下方阻挡层引入动能碰撞损伤的可能性 。在纳米尺度技术节点,光学栅格结构表现出极高的高宽比,这严重限制了反应性中性粒子的传输以及沟槽底部副产物的排出 。这种几何约束通常会触发RIE-lag效应,即刻蚀速率在较窄的栅格尺寸内显著下降 。为了缓解这一问题,必须严格最小化工艺腔室压力,以延长等离子体物质的平均自由程,减少粒子间的散射,并确保离子能够高度准直地进入深沟槽 。

风险与挑战

  • [高] 横向侧蚀与 CD 损失:如果聚合气体比例不足或氧气流量过高,保护性的侧壁聚合物会被迅速消耗 。这使得卤素自由基能够化学侵蚀暴露的钨侧壁,导致各向同性的侧蚀,从而降低栅格的最终宽度及光学屏蔽能力 。

  • [中] RIE Lag 与刻蚀不完全:随着 40nm 节点处栅格深宽比的增加,沟槽底部反应性自由基的局部耗尽限制了化学反应速率 。这种受输运限制的机制导致较窄的栅格区域比开阔区域刻蚀更慢,可能残留未刻蚀的钨,从而造成相邻像素短路 。

  • [中] 侧壁底部残留(Footing):碳氟气体混合物浓度过高或氧气流量不足会导致刻蚀前沿底部拐角处聚合物过度堆积 。这种厚聚合物会在物理上阻挡入射离子到达钨层,导致栅格底部出现锥形轮廓或“底部残留”,从而影响后续的 TiN 刻蚀 。

  • [低] 等离子体诱导的衬底损伤:为了保持深沟槽的垂直轮廓,需要施加高 RF 偏置电压来加速离子 。如果过刻蚀步骤控制不当,这些高能离子会轰击底层的 TiN 和相邻的介电层,通过动能转移产生晶格缺陷并导致局部电学性能退化 。

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相关步骤

  • LS/Aperture Grid Barrier Deposition
  • LS/Aperture Grid Deposition
  • Oxide Grid Seal Layer Deposition
  • Pre Litho Cleaning
  • Light Shield/Aperture Grid - Photo
  • Oxide Grid Seal Layer Etch