40nm BSI CMOS Image Sensor预览

电填充的氧化物网格密封层沉积，或构成金属阻挡层本体及核心的LS/Aperture网格沉积步骤不同，该上部密封层专门用于覆盖已完成网格的顶部形貌 [P1]。这种封装在高度活性的网格金属与后续湿化学工艺（如光刻前清洗和有机滤色器阵列（CFA）涂布）之间充当了重要的化学和机械屏障 [A1]。其沉积机制通常依赖于在蚀刻网格结构的陡峭形貌上形成高度共形的介电薄膜 [P1]。由于具备低温工艺能力且在高深宽比表面上具有优异的共形性，等离子体增强原子层沉积（PEALD）或等离子体增强化学气相沉积（PECVD）方法被频繁使用 [P1]。在此过程中，前驱体气体经历等离子体辅助解离和表面限制反应，形成致密、低渗透性的介电网络 [P1]。该层的作用类似于气密性封装材料，呈现出一种具有极低渗透性的聚合物类或介电屏障，可抑制水分和颗粒污染物的扩散 [A2]。通过建立这一屏障，密封层防止了后续光刻和滤色器步骤中使用的水溶液氧化底层的钨核心 [P1]。此外，沉积工艺还有助于钝化由先前TiN和W蚀刻步骤中剧烈的物理离子轰击所残留的悬挂键和表面态，从而降低局部界面陷阱密度（$D_{it}$），否则这些陷阱可能会扭曲像素静电场 [P1]。上部网格密封层的材料选择涉及光学透明度、共形性和防潮性能之间的严格权衡（工程实践）。氮化硅或氮氧化硅通常被优先选用，因为与标准的热氧化硅或沉积二氧化硅相比，它们提供了更优越的耐化学性和防潮性能（工程实践）。或者，引入薄的高k介电材料也可以在极薄的厚度下提供致密且无针孔的密封效果，尽管必须仔细管理其固定电荷特性，以避免对邻近结构产生意外的场效应极化 [P1]。等离子体功率、前驱体流量和沉积温度等工艺参数直接决定了所得薄膜的密度和内应力 [P1]。在此必须达成微妙的平衡：过高的等离子体功率会引起高能离子损伤，并在底层传感器界面产生有害的边界陷阱 [P1]；而等离子体密度不足则会导致薄膜疏松且结构脆弱，无法在CFA工艺期间保护网格免受化学物质侵入（工程实践）。在40nm BSI技术节点，像素尺寸被高度缩减，要求最大化填充因子（fill factor）并采用超薄光学堆栈以确保最佳的光子收集 [A1]。由于金属遮光层的结构尺寸受到设计规则的严格约束，上部密封层必须极薄且具备完美的共形性，以防止阻挡入射到光电二极管的光路 [P2]。因此，实现对沉积厚度的原子级控制至关重要，因为任何非预期的厚度变化都会直接改变光学干涉路径长度，从而导致传感器阵列出现光学不均匀性并降低量子效率 [P3]。