40nm BSI CMOS Image Sensor预览

坦化技术类似 [P1]。与位于表面附近的孔径栅格不同，这种“中段”栅格是对应深层光电二极管区域的主要阻隔层，入射光子在此处被吸收并产生电子-空穴对 [T1]。通过高效的金属填充工艺，在纳米级沟槽中形成连续的隔离屏障，确保光线严格限制在单个像素空间内 [A2]。该沉积过程依赖于钨的化学气相沉积（CVD），其原理是六氟化钨（WF6）的热化学还原反应 [P1]。该工艺基本包含两个阶段：通过硅烷（SiH4）还原形成薄的成核层，随后通过氢气（H2）还原进行主体填充 [P2]。成核阶段利用快速反应（$3SiH_4 + 2WF_6 \rightarrow 2W + 2SiF_4 + 6H$）在底层阻挡层上提供活性位点 [P2]。为了克服深沟槽中连续SiH4还原导致的台阶覆盖率差的问题，采用了脉冲CVD方法 [P1]。该方法引入了一种类似于原子层沉积（ALD）的时序反应，交替进行WF6/SiH4暴露与惰性气体吹扫，从而防止气相反应并确保均匀的表面受控成核 [P1]。随后，主体填充依赖于H2还原（$WF_6 + 3H_2 \rightarrow W + 6HF$），这是一个高度共形且受温度驱动的过程 [P2]。由于40nm节点下的沟槽尺寸小于气体平均自由程，反应物的输运主要由克努森扩散（Knudsen diffusion）而非体扩散主导 [P3]。选择钨而非其他金属是因为其具有优异的光学不透明度、高熔点以及与硅非常接近的热膨胀系数 [A1]。选择CVD方法而非物理气相沉积（PVD）是因为PVD在高深宽比结构中存在严重的几何遮蔽效应，会导致过早的挤压封闭和空洞形成 [P3]。在主体H2还原阶段，沉积速率由温度和H2分压共同决定 [P2]。降低工艺温度通过减缓表面反应速率来改善台阶覆盖率，使足够的未反应WF6在被消耗前能够扩散至沟槽底部 [P3]。然而，这会固有地降低产量，通过增加H2分压可有效补偿这一问题，从而在不牺牲几何共形性的前提下将动力学转向质量输运限制状态 [P2]。在40nm节点，栅格沟槽的陡峭深宽比极大地加剧了沿深度方向的反应物损耗 [P3]。此外，集成序列必须仔细平衡总热预算，以防止底层光电二极管结的退化 [T1]。过多的热循环可能会改变精心设计的带隙特性，或导致不必要的掺杂剂扩散，从而对晶体的周期性势场和载流子输运机制产生负面影响 [T1]。因此，优化低温H2还原 [P2] 和脉冲CVD成核 [P1] 对于实现无空洞、低应力的钨栅格至关重要，从而在不损害本征器件物理特性的前提下提供绝对的光学隔离。