40nm BSI CMOS Image Sensor预览

]。该步骤与“下层垂直栅格沉积”有所不同，因为先进节点中的高深宽比隔离通常需要多层法，以克服间隙填充的局限性并防止在单一连续沟槽中产生空洞（工程实践）。上层垂直栅格的沉积依赖于化学气相沉积（CVD）工艺，以确保在衬底上形成共形涂层（工程实践）。大块金属（通常为钨，W）通过氢气或硅烷还原六氟化钨进行沉积（工程实践）。其核心物理机制是形成一个连续且具有高吸收性的物理屏障，用于反射或吸收横向传播的光子，从而有效降低光学串扰并提高传感器的空间分辨率 [P3]。这种光学隔离与内部势垒 [P1] 或掩埋氧化层 [A2] 等物理结构提供的电学隔离相辅相成。该沉积薄膜的厚度和结构完整性直接决定了后续的刻蚀负载以及栅格的最终光学不透明度（工程实践）。钨因其在可见光和近红外光谱范围内具有高光学消光系数，被首选为垂直栅格材料（工程实践）。与主要用于后端互连以优化电学读出性能的铜（Cu）不同 [P3]，W 可以以共形方式沉积到复杂的拓扑结构中，且不会产生向相邻硅区域扩散的严重风险（工程实践）。选择 CVD 方法而非物理气相沉积（PVD）是因为 PVD 存在视线局限性，在深结构中容易导致缩口和空洞形成（工程实践）。必须严格平衡温度、前驱体分压和载气流量等工艺参数（工程实践）。较高的沉积温度会提高反应速率，但可能导致厚金属膜中产生过大的拉应力，进而可能引发晶圆翘曲或阻挡层界面处的剥离 [T2]。在 40nm 节点，像素间距大幅缩小，因此必须进行精确的结构管理，以维持可接受的光学焦深和角度响应 [P3]。多层栅格（下层和上层）是必需的，因为在这些微小尺寸下，刻蚀并填充单一的超深沟槽已超出了标准等离子体刻蚀和 CVD 系统的基本深宽比能力（工程实践）。