40nm BSI CMOS Image Sensor预览

Post CMP Cleaning

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Upper Vertical Grid Barrier Deposition

Upper Vertical Grid Deposition
346Optical Pad 3 Deposition347Optical Pad 3 CMP348Post CMP Cleaning349Pre Litho Cleaning350Mid Vertical Grid Trench - Photo351Optical Pad 3 Etch352Lower OCL Coating Etch353Lower OCL Etch354Optical Pad 2 Etch355Ashing & Strip/Clean356Mid Vertical Grid Deposition357W CMP358Post CMP Cleaning359Upper Vertical Grid Barrier Deposition360Upper Vertical Grid Deposition361Pre Litho Cleaning362Upper Vertical Grid - Photo363W Etch364TiN Etch365Ashing & Strip/Clean366Upper Grid Seal Layer Deposition367Pre Litho Cleaning

工艺截面图

ISP WaferCIS Wafer · BacksideLS_GRID · L35 · Upper Vertical Grid Barrier DepositionTaOAlOP+ implanted regionSiCESLSiO2CuTaAlOptical Pad 3Lower OCLSiNSiONOptical Pad 1Grid SealWTiNBPMD

本步要点

TiN 阻挡层沉积通过形成稳定的界面防止中间栅极和上层栅极材料之间的互扩散 。

原理展开

在完成中间垂直栅极沉积(Mid Vertical Grid Deposition)和 W CMP 后,晶圆呈现出一个平坦化的表面,露出中间栅极金属和介电区域 (工程实践) 。上层垂直栅极阻挡层沉积(Upper Vertical Grid Barrier Deposition)步骤通过提供必要的附着层和扩散阻挡层,为后续的上层垂直栅极沉积准备界面 。与通常直接衬垫与硅衬底接触的高深宽比深沟槽隔离的 Ta 基底部阻挡层(步骤 #254)不同,该上层阻挡层位于金属化堆叠中较高的位置,用于连接中间

栅极和上层栅极材料 。该阻挡层确保了结构完整性并防止了异种金属间的相互扩散,这对于维持高集成度结构的长期可靠性至关重要 。

在采用原子层沉积(ALD)时,该阻挡层(通常为氮化钛(TiN)薄膜)的沉积高度依赖于表面受限反应 。在暴露的介电表面上的初始生长阶段,由于界面能和应变能之间的竞争,TiN 薄膜遵循 Stranski–Krastanov 生长模式,从二维层状生长转变为三维岛状形成 。为了形成连续的亚纳米超薄阻挡层,通常采用低压条件以增强吸附物的表面迁移率,从而促进岛状物的快速横向合并 。如果工艺采用低温等离子体增强化学气相沉积(PECVD)以满足热预算要求,等离子体活化的氮物种会直接裂解前驱体键,通过非热等离子体化学而非热平衡分解来驱动反应 。

选择 TiN 作为阻挡层材料是因为其优异的化学惰性、高热稳定性以及固有的低电阻率 。为了在任何残留的形貌上实现所需的台阶覆盖率和共形性,ALD 通常优于传统的物理气相沉积(PVD)方法 。此外,在热 ALD 过程中引入叔烷基卤化物等化学调节剂可以有选择性地调节表面化学反应性 。这些添加剂作为瞬态生长抑制剂,优先吸附在高度活性的表面位点上,使反应更趋向于扩散控制,从而在不引入碳杂质的情况下改善共形性 。或者,如果使用反应溅射,控制反应气体比例可以获得 (100) 优选取向,形成致密的柱状纤维晶粒结构,从而破坏沿晶界的快速扩散路径 。

在 40nm BSI CMOS 图像传感器中,像素尺寸被极度缩小,这要求栅极结构必须极其薄且连续,以最大化光学填充因子 (工程实践)。随着器件尺寸向基本热力学缩放极限收缩,对阻挡层厚度的物理限制变得日益严苛 。阻挡层必须足够厚以防止相互扩散,但又不能太厚,以免占用高反射或高吸收上层栅极金属所需的空间 。这一结构要求必须对初始成核阶段进行精确监控,以确保薄膜在绝对最小厚度下达到连续闭合点 。

风险与挑战

  • [高] 不连续薄膜成核:如果阻挡层材料在目标厚度下未能从三维岛状结构聚结为连续层,则会留下未钝化的金属扩散路径 。这种失效模式是由吸附物表面迁移率不足引起的,通常由欠佳的沉积温度或工艺压力所致 。

  • [中] 杂质导致的高薄膜电阻率:ALD 或 PECVD 工艺期间的配体交换不完全,可能会导致残留的氯或碳杂质嵌入沉积薄膜中 。这些杂质充当散射中心,导致电阻率急剧增加,从而降低栅极结构的性能 。

  • [中] 较差的共形性和台阶覆盖率:如果表面反应速率相对于反应物扩散而言过快,则会导致局部地形顶部边缘附近的反应物耗尽 。这种动力学失衡会导致顶部沉积较厚而底部覆盖率降低,可能会在随后的上部垂直栅极沉积 (Engineering Practice) 中产生空洞。

  • [低] 不稳定的界面和重结晶:如果在没有适当取向控制的情况下在极低温度下沉积阻挡层,可能会产生热力学亚稳态、密度较低的薄膜 。随后的热循环可能会诱发重结晶,从而改变晶界结构并形成快速扩散路径,进而损害阻挡层的长期完整性 。

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