40nm BSI CMOS Image Sensor预览

PolySi - Etch

84/ 417

Ashing & Strip/Clean

NMOS LDD Implant Mask Lithography
79As-doped PolySi deposition80PolySi Anneal81Pre Litho Cleaning82Gate Formation - Photo83PolySi - Etch84Ashing & Strip/Clean

工艺截面图

GATE · G6 · Ash / Strip (Poly Gate Final)Polygate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)SiNN-well (periphery, 31P+)SiP-well (implanted region)

本步要点

栅极边缘与随后的 LDD 注入区域之间的物理距离极小,这意味着清洗过程中栅极介质的任何侧向底切都会严重损害短沟道控制能力 。

原理展开

在 PolySi 刻蚀工艺之后,晶圆表面覆盖着一层高度交联的光刻胶外壳以及基于碳氟化合物或卤素的侧壁钝化聚合物 。这一灰化与剥离/清洗步骤是后续 NMOS LDD 光刻和注入工艺前,完全去除这些含碳和聚合物层所必需的 。与下游后段工艺清洗相比,该特定步骤的独特之处在于它紧邻关键的栅极边缘和超薄栅极介质 。裸露的硅衬底和精密栅极堆叠要求采用高选择性的去除工艺,以避免等效氧化层厚度(EOT)退化或源/漏极硅的物理性凹陷 [P3, T1]。灰化工

艺的物理机制依赖于产生反应性等离子体,将有机光刻胶燃烧成挥发性化合物,从而便于将其从晶圆上抽离 [A1, A3]。为了减轻栅极介质拐角处的等离子体诱导损伤(这种损伤会显著增加栅极诱导漏极漏电(GIDL)),通常会使用特殊的灰化化学气体(如基于 NH3 的等离子体)来代替纯氧 。这些改进后的化学气体最大限度地减少了对裸露硅和栅极堆叠边缘的非预期氧化,从而防止形成不理想的“鸟嘴”氧化层剖面 。在干法灰化之后,采用湿法剥离和清洗顺序来去除无机残留物、金属污染物和残留颗粒 。此湿法阶段通常使用氧化剂和螯合剂(例如标准清洗 1 (SC1)),其通过氧化-络合-溶解机制对硬化的聚合物残留物进行底切并将其剥离 [P1, A3]。采用“先干后湿”的两步法,从根本上是由刻蚀后残留物的双重性质决定的 。在高能 PolySi 反应离子刻蚀过程中形成的高度交联的光刻胶“外壳”很难仅通过湿法化学品溶解,因此必须先进行氧化性等离子体灰化 。然而,纯氧灰化会带来严重的风险,即氧化裸露的衬底和栅极侧壁,从而改变局部电场 。对于湿法清洗,SC1 因其出色的颗粒去除效率以及能够通过轻微刻蚀界面氧化层来消除金属污染物的能力而受到青睐 [P1, A3]。对湿法清洗化学参数的严谨控制至关重要;过度刻蚀会严重损害栅极介质或导致硅衬底出现点蚀,从而导致器件性能下降和可靠性问题 [P1, P3]。在 40nm 节点,EOT 的微缩要求使用超薄介质,如果这些介质受到工艺偏差的物理损坏或化学改变,则极易产生量子隧穿漏电 [T1, P4]。此外,栅极边缘与随后的 LDD 注入区域之间的物理距离极小,这意味着清洗过程中栅极介质的任何侧向底切都会严重损害短沟道控制能力 。因此,在激进地剥离顽固刻蚀副产物与保持 纳米尺度 结构完整性之间取得平衡,仍然是这一特定栅极级工艺面临的首要工程挑战(工程实践) 。

风险与挑战

  • [高] 栅极介质底切与鸟嘴形成:基于氧气的灰化工艺会严重氧化裸露的栅极介质拐角及相邻的硅材料,而过强的湿法清洗则会横向刻蚀栅极介质 。这改变了栅极边缘的等效氧化层厚度(EOT),导致驱动电流下降和阈值电压漂移 [T1, P3]。
  • [高] 聚合物去除不完全(微掩膜效应):如果灰化等离子体或 SC1 湿法清洗无法完全去除高度交联的侧壁钝化聚合物,残留物将在随后的 NMOS LDD 注入过程中充当阻挡掩膜 。这会导致掺杂分布不均匀,并引起器件电性能的剧烈波动 。
  • [中] 等离子体诱导损伤与电荷俘获:栅电极及周围介质暴露于灰化等离子体中可能诱发电荷积累并产生结构缺陷 。这种损伤会因界面态的生成而表现为栅极漏电流增加和阈值电压不稳定 [P2, P3]。
  • [中] 硅衬底凹陷:干法灰化过程中重复或过度的氧化,随后在湿法清洗中进行氧化层剥离,会消耗源/漏极延伸区裸露的硅材料 (工程实践)。这种物理硅凹陷会扭曲随后的 LDD 掺杂分布,并增加寄生接触电阻 。

登录后继续阅读全部 417 步

邮箱注册已有账号登录

相关步骤

  • As-doped PolySi deposition
  • PolySi Anneal
  • Pre Litho Cleaning
  • Gate Formation - Photo
  • PolySi - Etch