40nm BSI CMOS Image Sensor预览

触所需的高掺杂深结区域 [T1]。通过在此特定节点对晶圆进行掩模，该工艺确保了即将进行的 LDD 注入相对于 NMOS 晶体管的物理栅极边缘实现自对准 [A2]。集成 LDD 结构的器件物理逻辑在于通过调节沟道与高掺杂漏极之间的掺杂浓度梯度，来调制局部电场 [T2]。在深亚微米体硅和平面器件中，漏极附近的高横向电场会加速电子，导致热载流子注入 (HCI) 到栅氧化层和侧墙间隔层中 [P2]。这些被俘获的热载流子会增加寄生漏极串联电阻，并随时间推移导致载流子迁移率退化，表现为线性驱动电流的两阶段退化 [P2]。通过引入轻掺杂扩展区，峰值电场得以降低并略微远离沟道边界，从而减轻了热载流子老化效应 [T2]。然而，这种较轻的掺杂本质上会增加寄生串联电阻，这代表了抑制短沟道效应与最大化宝贵的驱动电流之间的一种基本物理权衡 [T1]。此外，对此区域进行精确的空间控制对于防止栅极诱导漏极泄漏 (GIDL) 至关重要，GIDL 源于栅极与漏极重叠处高垂直电场下的带间隧穿 [P1]。为此步骤选择的光刻胶材料必须具备足够的阻挡能力，以完全阻挡入射的 n 型掺杂剂（通常为砷或磷）穿透进入受保护的 PMOS 区域 [A1]。光刻胶厚度基于注入能量的投影范围和离散度进行计算，以确保掩模区域下方的硅不受污染 [A2]。在光刻工艺过程中，精确的套刻对准控制至关重要，因为任何未对准都可能导致源极和漏极两侧的 LDD 区域不对称 [A2]。此外，必须仔细优化图案化特征底部的光刻胶轮廓以避免脚部缺陷（footing），否则可能会无意中遮挡栅极附近的有源区，并人为地扩大栅极边缘与 LDD 边界之间未掺杂的间隙 [A2]。这种几何形状对局部电场分布和电场峰值的确切位置有强烈影响，直接影响关断状态漏电流和驱动电流 [P1]。在 40nm CMOS 图像传感器技术节点中，栅极边缘轮廓与 LDD 扩展区之间的相互作用对于管理功耗-性能包络线变得异常关键 [P1]。随着尺寸缩小，亚阈值漏电流随栅极电压缩放呈指数级增加，受亚阈值摆幅的热力学极限限制 [T1]。此处的平版印刷工艺必须包含光学邻近校正 (OPC) 特征，以确保 LDD 区域在不同间距密度下均匀曝光 [A2]。与依赖窄鳍片宽度进行几何静电控制的 FinFET 结构不同 [P3]，平面 纳米尺度 器件在很大程度上依赖精确的 LDD 掺杂分布来抑制阈值电压滚降和穿通泄漏 [T1]。该光刻步骤提供的空间定义最终决定了将与上方间隔层电介质相互作用的 LDD 区域体积，这一点至关重要，因为这些区域中的电荷俘获会严重影响器件寿命和辐射响应 [P4]。