40nm BSI CMOS Image Sensor预览

Thin Gate Oxide Growth

72/ 417

Nitride Hard Mask Deposition

Pre Litho Cleaning
69Sacrificial Oxidation70SACOX Removal71Thin Gate Oxide Growth72Nitride Hard Mask Deposition73Pre Litho Cleaning74Thick Gate Oxide - Photo75Nitride Hard Mask Etch76Ashing & Strip/Clean77Thick Gate Oxide Growth78Nitride Hard Mask Removal

工艺截面图

DGOX · DGOX4 · Nitride Hard Mask DepositionSiNgate ox (SiO2, thermal)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)

本步要点

通过物理覆盖薄氧化层区域,该氮化物层可防止氧渗透以及在后续厚栅氧化层光刻、刻蚀和热处理过程中发生非预期的氧化生长 。

原理展开

此氮化物硬掩模沉积步骤严格定位于双栅氧(DGOX)模块内,以保护先前生长的薄栅氧化层 。通过物理覆盖薄氧化层区域,该氮化物层可防止氧渗透以及在后续厚栅氧化层光刻、刻蚀和热处理过程中发生非预期的氧化生长 。此处专门选用氮化硅,是因为氧气通过该薄膜的扩散速度极慢,使其成为抗高温氧化的理想掩模 。与工艺流程中其他氮化物沉积步骤(例如用于标准浅沟槽隔离(STI)掩模或后续接触孔刻蚀停止层的沉积)不同,该特定硬掩模必须瞬时保护有源且超薄的器件界面,且随后必须

完全去除,同时不能降解下方的栅介质 。物理沉积通常依赖低压化学气相沉积(LPCVD),该工艺驱动二氯硅烷(SiH₂Cl₂)与氨气(NH₃)之间的热反应以形成固体薄膜 。在此CVD过程中,由于其特定的化学计量比和氢含量,生成的Si₃N₄薄膜会产生较高的内拉应力 。由于该薄膜作为一种极其稳健的阻挡层,且具有极小的氧扩散系数 ,它能有效阻止氧气在后续热处理过程中渗透到下层区域 。此外,将此氮化物直接沉积在薄栅氧化层上而非衬底上,可减轻当氮化硅与裸硅直接接触时产生的不可接受的界面特性及高固定电荷密度问题 。相较于其他沉积方法,选择LPCVD提供了形成高可靠性、无针孔扩散阻挡层所需的卓越台阶覆盖率和结构密度 。前驱体之间的气体流量比必须经过精心调节,因为材料的化学计量比直接决定了产生的拉伸应变大小 。如果累积应变过大,应力松弛可能表现为严重的晶圆弯曲或灾难性的薄膜开裂 。此外,使用氮化硅硬掩模提供了必要的材料对比度,使在随后的硬掩模去除阶段能对二氧化硅实现高湿法或干法刻蚀选择比,从而确保下方薄栅氧化层的完好无损 。在纳米尺度技术节点,为了抑制量子力学隧穿漏电,对等效氧化层厚度(EOT)的严格控制在物理上是必要的 。任何因硬掩模受损而导致的非预期氧扩散都会改变下方薄栅氧化层的物理厚度,从而从根本上改变器件的阈值电压和驱动能力 。因此,氮化物掩模必须充当完美的阻挡层,其依赖的抗氧化机制与超薄氮化物衬垫在复杂纳米级鳍片结构中防止局部氧化所采用的机制完全相同 。此外,控制LPCVD前驱体产生的氢副产物至关重要,因为氢原子会扩散进入栅氧化层并产生电子陷阱,从而降低介质的热载流子可靠性 。

风险与挑战

  • [高] 薄膜开裂与氧化阻挡失效:由于 CVD 工艺过程中的化学计量比变化和氢的结合,Si₃N₄ 薄膜内部会积累极高的内拉应力 。如果该内应力超过了开裂阈值,就会产生机械断裂,从而为氧气突破阻挡层并局部氧化受保护的底层结构创造了直接路径 。
  • [中] 氧扩散与 EOT 漂移:薄膜密度不理想可能导致氧在随后的高温热氧化步骤中缓慢扩散穿过氮化层 。这种不必要的渗透会导致底层薄栅氧化层增厚,从而引起等效氧化层厚度(EOT)漂移,并严重降低对隧穿电流的控制能力 。
  • [中] 氢诱导陷阱产生:化学气相沉积反应本身会使用大量含氢前驱体,这可能会在沉积薄膜内残留氢 。在热循环过程中,这些氢随后可能扩散至高质量的硅/氧化物界面,增加电子陷阱浓度,并严重降低氧化层的长期可靠性 。
  • [低] 非预期的衬底应力调制:受薄膜固有特性和热失配的影响,沉积的氮化硅薄膜会对底层硅衬底产生显著的拉应力 。如果这种局部应力被强烈耦合进入有源沟道区域,它可能会无意中改变导带能谷劈裂和载流子有效质量,从而干扰器件设计的载流子迁移率 。

登录后继续阅读全部 417 步

邮箱注册已有账号登录

相关步骤

  • Sacrificial Oxidation
  • SACOX Removal
  • Thin Gate Oxide Growth
  • Pre Litho Cleaning
  • Thick Gate Oxide - Photo
  • Nitride Hard Mask Etch