工艺参数必须紧密耦合:增加源功率可增强等离子体密度和刻蚀速率,而调节偏置电压和局部压力则可减轻深宽比相关刻蚀(ARDE)或 RIE 滞后效应 [P2]。
ILD 3-2 氧化层刻蚀是 40nm BSI CMOS 图像传感器工艺流程中 Via 3 模块的一项关键后段工艺(BEOL)步骤 [P4]。该步骤位于 Via 3 光刻之后,旨在将定义好的通孔图形转移到主体层间介电层(ILD 3-2)中 [P4]。与前段工艺中使用的较浅垫氧化层刻蚀或非关键的氧化层硬掩模刻蚀不同,该步骤必须在严苛的条件下停止在下方的 ILD 3-1 SiCN 层上,同时构建高深宽比接触(HARC)形貌 [P4]。
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