VIA 3 - Photo - 40nm 工艺步骤

随着半导体制造工艺发展出使用双大马士革（dual-damascene）或通孔优先（via-first）方案的深亚微米 Cu/low-k 堆叠结构，图形化工艺必须保持卓越的保真度，以防止系统性的互连缺陷 [P2]。

在 40nm BSI CMOS 图像传感器的后段工艺（BEOL）流程中，Via 3 光刻（VIA 3 - Photo）步骤作为紧随 ILD 3-2 和 ILD 3-1 介质层沉积之后的关键图形定义阶段 [T1]。该步骤的基本目标是在空间上定义垂直互连（通孔），将下方的 Metal 3 布线与未来的 Metal 4 层进行电气桥接 [A1]。