40nm BSI CMOS Image Sensor预览

Metal 0 - Photo

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W Etch

Ashing & Strip/Clean
125Post CMP Cleaning126Metal 0 W Deposition127Pre Litho Cleaning128Metal 0 - Photo129W Etch130Ashing & Strip/Clean

工艺截面图

MET0 · MT5 · W Etch (local interconnect)P+ VSS contact (11B+)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)photoresistMET0 (W)PMD 3 (SiO2 · CMP overburden)PMD 2 (SiO2 · body segment)W (contact fill)Ti/TiN linerPMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)gate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)n- LDD (31P+, self-aligned)P-pinning (11B+)

本步要点

由于深宽比相关刻蚀 (ARDE) 或 RIE-lag 可能导致密集阵列中的金属清除不完全,因此需要严格控制 W 刻蚀轮廓 。

原理展开

40nm BSI CMOS 图像传感器 MET0 模块中的 W 刻蚀步骤紧随光刻图案化工艺之后,负责定义第一层局部互连结构 。由于具有优异的台阶覆盖率和抗电迁移能力,钨在集成电路中被广泛用作金属互连材料和扩散阻挡层 。在此特定工艺流程中,晶圆上已沉积了一层毯式 CVD W 薄膜,且 Metal 0 光刻胶掩模定义了所需的电路布局 。W 刻蚀步骤的主要目标是选择性地去除暴露的钨,同时保留图案化的线条,从而隔离相邻的金属轨道,并为后续的去胶、清

洗及 PMD 4 介质沉积做好准备 。钨的刻蚀从根本上由反应离子刻蚀 (RIE) 驱动,该工艺依赖于化学表面反应与物理离子轰击的协同作用 。高密度等离子体产生主导化学反应的中性活性自由基,与金属形成挥发性副产物,而受电场加速的带电离子则提供定向动能 。这种定向离子轰击增强了沟槽底部的表面反应并抑制了侧向刻蚀,从而能够形成对于密集纳米级特征至关重要的垂直侧壁轮廓 。平衡反应性气体引起的化学刻蚀与离子轰击产生的物理溅射,最终决定了整体刻蚀速率和图案的各向异性程度 。通常选用氟基化学气体(如 SF6)进行 W 刻蚀,因为它们具有较高的化学反应活性,尽管若中性自由基在反应中占主导地位,可能会出现各向同性刻蚀现象 。为了抵消掩模底切和轮廓弯曲,需优化钝化气体以在主刻蚀过程中保护侧壁,其作用类似于先进原子层刻蚀方案中采用的循环保护机制 。施加在晶圆上的偏置电压控制入射离子能量,直接影响 W 的刻蚀速率以及对底层粘附层(通常为 TiN)的选择比 。如果为了加速工艺而将离子能量驱动过高,过度的物理溅射可能会降低 W:TiN 的选择比,并对下层结构造成严重的等离子体诱导表面损伤 。在 40nm 节点,电阻-电容 (RC) 延迟和互连可靠性与 MET0 线条的尺寸保真度紧密相关,因为器件速度和功耗对寄生元件高度敏感 。由于深宽比相关刻蚀 (ARDE) 或 RIE-lag 可能导致密集阵列中的金属清除不完全,因此需要严格控制 W 刻蚀轮廓 。此外,最大限度地减少刻蚀过程中的等离子体诱导损伤,对于保持底层阻挡金属的结构完整性至关重要,这直接影响整个互连堆叠的晶体结构和可靠性 。

风险与挑战

  • [高] 光刻胶底切与 CD 损失:由非定向中性粒子(如氟自由基)驱动的各向同性刻蚀可能会侵蚀光刻胶掩模下方的钨侧壁 。如果钝化机制不足以保护新暴露的侧壁,横向化学刻蚀的速度将超过定向离子刻蚀,导致 MET0 线宽变窄并增加互连电阻 。

  • [高] 对下层阻挡层 (TiN) 的选择性差:过高的晶圆偏压会增加轰击离子的动能,从而加剧等离子体的物理溅射分量 。这可能导致下方的 TiN 粘附层/阻挡层被击穿,进而降低互连可靠性并损坏后续工艺的界面 。

  • [中] 密集阵列中的 RIE-Lag 和刻蚀不完全:在具有不同深宽比的结构中,中性自由基的输运和挥发性副产物的抽出在狭窄空间内会受到阻碍,这种质量传输现象被称为 RIE-lag 效应 。这会导致密集 MET0 沟槽中的刻蚀速率明显慢于孤立区域,可能残留未刻蚀的钨,从而导致电气短路 。

  • [低] 等离子体诱导的表面损伤:来自等离子体放电的高能离子轰击晶圆表面,并将动能直接传递到晶格中 。这种高能轰击会在暴露的下层介电材料或阻挡层材料中产生物理缺陷、位错或悬挂键,导致器件电学性能退化并增加漏电路径 。

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