40nm BSI CMOS Image Sensor预览

[P4]。此外，对 M0 实施减法 W 刻蚀，规避了器件级细间距铜 CMP 所带来的严峻集成挑战 [P1]。

该沉积工艺主要基于六氟化钨 (WF6) 的化学还原反应来形成固体金属钨 [P1]。由于钨的本体化学气相沉积 (CVD) 难以在典型的介电层或阻挡层表面直接成核，因此首先利用 WF6 与还原剂（如硅烷 (SiH4) 或乙硼烷 (B2H6)）的交替脉冲，生长一层超薄的原子层沉积 (ALD) 成核层 [P1, P4]。该成核层引发均匀的岛状生长，使后续由 WF6 的氢 (H2) 还原反应驱动的 CVD 阶段能够快速且均匀地进行 [P1]。这些步骤中的热力学条件和前驱体选择严格决定了薄膜最终的晶相 [P4]。必须仔细控制微观结构的演变，以利于稳定的 α-相（体心立方）而非亚稳态的 β-相（A15 结构），因为 α-相表现出明显更低的本征电阻率 [P1, P4]。

在 M0 层面集成 W 需要严格管理阻挡层和成核层界面，以优化有效导电体积 [P1]。传统上，需要一层氮化钛 (TiN) 粘附层来防止强腐蚀性的 WF6 前驱体侵蚀下方的氧化层或任何暴露的钛，否则会产生挥发性的 TiF4 并导致严重的结构缺陷 [P1]。然而，由于 TiN 和纳米晶 ALD W 成核层本身具有较高的电阻率（分别为 700-800 µΩ·cm 和 100-150 µΩ·cm），因此必须尽量减小它们的物理厚度，以最大化留给低电阻本体 α-W 的体积 [P1]。

调节沉积温度和特定的前驱体气体比例会直接影响成核密度及随之产生的表面粗糙度 [P4]。因此，优化这些动力学参数可确保全域 W 薄膜保持足够的平整度，以满足后续高分辨率光刻和减法刻蚀步骤的要求 （工程实践）。对于 纳米尺度 背照式 (BSI) CMOS 图像传感器而言，最小化整体堆叠电阻对于维持高速信号读出和低动态功耗至关重要 [A2]。随着器件尺寸的缩小，由于界面和晶界处的电子散射增强，M0 互连电阻成为总寄生串联电阻的主要贡献因素 [P4]。因此，在该沉积步骤中获得最佳的 W 晶粒结构直接影响局部互连网络的 RC 延迟，是决定传感器性能的关键因素 [T2]。