28nm平面工艺流程代表了半导体制造历史上最具商业意义的节点之一。跨越18个不同模块的341个工艺步骤，该流程定义了行业范围内向三维晶体管架构转变前的最后一代传统体硅平面CMOS。在该节点，经典的缩放挑战——短沟道效应、栅极氧化物泄漏和载流子迁移率退化——以需要复杂工艺创新集合同时保留平面拓扑制造优势的方式汇聚。
28nm处的晶体管架构仍为体硅平面MOSFET，但与早期节点相比已显著增强。双栅极介质支持核心逻辑和I/O电压域，应用应变工程以提高载流子迁移率，**替代金属栅极(RMG)**方法消除了基本限制早期栅极堆栈的多晶硅耗尽问题。其结果是从平面几何中提取接近最大性能的器件——使28nm对从移动SoC到嵌入式处理器的成本敏感型应用成为引人注目的长期节点。
流程从**有源区(AA)模块开始，该模块使用浅沟槽隔离(STI)**建立基础隔离框架。垫层氧化物和氮化硅堆栈用作沟槽刻蚀期间的硬掩膜和应力缓冲区。先进的图形堆栈——包括非晶碳膜和无氮抗反射涂层——在这些光学邻近效应变得严重的关键尺寸处实现精确的有源区光刻定义。
STI模块使用各向异性干等离子体刻蚀和斜边刻蚀步骤的组合将沟槽蚀刻到硅衬底中。沟槽边缘处的受控斜边轮廓至关重要：尖角会产生局部电场增强和应力集中，降低晶体管阈值电压均匀性。采用高质量介质进行沟槽填充，然后平面化，定义了电隔离的有源岛。STI背后的物理原理很简单——介质填充的沟槽对横向载流子流呈现高势垒——但在激进的间距下实现无缺陷、无空隙填充需要仔细管理填充材料的共形性和机械应力。
WELL模块建立了定义NMOS和PMOS阈值电压、穿通阻止屏障和闩锁抗扰度的反向掺杂轮廓。深N阱注入可为噪声敏感块启用三阱隔离，这是混合信号集成的关键特性。反向阱的物理原理——其中峰值掺杂位于沟道下方——同时通过减少耗尽扩展来抑制短沟道效应，同时最小化否则会降低迁移率的表面杂质散射。
GATE模块始于仔细去除牺牲垫层氧化物，然后是预清洁序列，为栅极介质生长准备原子级清洁的硅表面。热氧化生长栅极介质，具有用于薄氧化物核心器件和厚氧化物I/O器件的单独厚度目标，定义了双氧化物集成。该厚度分裂需要平衡热预算与界面态密度的选择性氧化和保护策略。
在28nm处，在此阶段沉积的多晶硅栅极用作牺牲虚拟栅极，稍后在RMG模块中被替换。这种"栅极最后"集成策略允许高-κ介质和金属栅极材料在所有高温源/漏极退火完成后被引入，防止热敏感栅极堆栈材料被降解。
IMPLANT和SD模块执行FEOL物理上最复杂的部分。偏置间隔物——通过共形氮化物沉积和各向异性刻蚀形成——在栅极边缘和源/漏极注入区之间创建受控的横向距离，管理叠加电容和热载流子注入风险。
该流程的定义特性是集成嵌入式SiGe(eSiGe)源/漏极区域以用于PMOS晶体管。选择性干刻蚀在PMOS栅极附近刻出凹陷，选择性外延SiGe在硅上生长至其中。由于SiGe的晶格常数比硅大，外延限制的SiGe沿沟道方向施加单轴压应变，通过价带翘曲和有效质量减少显著增强空穴迁移率。集成挑战在于实现选择性——仅在暴露的硅表面上生长SiGe而不在介质上成核——同时维持跨芯片的凹陷几何一致性。
第二间隔物模块随后偏置深源/漏极注入，随后进行高剂量注入以达到低阻抗源/漏极接触区域。使用锗的预非晶化注入抑制沟道效应并改进注入后掺杂轮廓的陡峭性。
MOL包括应力记忆、自对齐硅化和接触形成——晶体管端子和第一金属层之间的关键桥梁。
**应力记忆技术(SMT)**应用于NMOS器件。在多晶硅栅极和源/漏极区域上沉积张力氮化物顶层膜，然后进行快速热退火。在预非晶化硅的重结晶期间，覆盖的受应力氮化物通过栅极向沟道施加张力应变。退火后，氮化物被选择性去除，但应变状态保留在晶态硅中——因此称为"记忆"。这在不需要外延工艺的情况下为NMOS电子迁移率提供可制造的张力应变提升。
CONTACT模块沉积金属前介质(ILD0)，使用致密填充的第一层和间隙填充HARP氧化物的组合，确保紧密间隔多晶硅栅极特性之间的无空隙隔离。然后通过干蚀和湿蚀步骤的组合在RMG模块中去除虚拟多晶硅，在自对齐沟槽中暴露栅极介质。金属栅极堆栈——包括诸如氮化钽的薄势垒层以防止相互扩散——被沉积并填充到沟槽中。化学机械抛光(CMP)去除过量金属以定义离散金属栅极。
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