40nm BSI CMOS Image Sensor预览

层（如 ILD 3-1 或 5-1）相比，该初始覆盖层位于器件架构中金属节距最紧密的区域，这意味着其成分和厚度对总互连寄生电容的影响最为严重 [P3]。物理沉积工艺通常采用等离子体增强化学气相沉积 (PECVD) 来合成非晶态、交联型薄膜，例如掺碳氮化硅 (a-SiNC:H) 或多层应力工程堆叠层 [P1]。该方法依赖于等离子体诱导气相反应物的离解及其随后的表面吸附，从而能够在与后段工艺 (BEOL) 热预算相兼容的较低温度下实现连续薄膜生长 [P1]。通过在硅氮基质中引入甲基等有机分子基团，可以降低薄膜固有的极化率，从而有效降低等效介电常数 [P1]。同时，等离子体工艺过程中的高能离子轰击增加了薄膜的整体密度，确保了足够稳固的物理结构，以阻挡 Cu 原子向覆盖介质层的间隙迁移 [P1]。ILD 1-1 的材料和参数选择代表了在扩散阻挡层完整性、机械稳定性以及最小化介电常数之间的一种审慎折衷 [P3]。现代集成方案通常采用梯度或多层结构（例如 SiNx/SiNy/SiCNH 堆叠层）来解耦这些相互冲突的物理要求 [P1]。调节 RF 等离子体功率是一种主要的控制机制；降低初始 RF 功率可最大限度地减少对下方裸露介质层的等离子体损伤和碳损耗，而随后的高功率沉积阶段则可为生长的薄膜赋予较高的本征压应力 [P1]。维持净压应力状态至关重要，因为它能补偿在后续本体 ILD 1-2 的热固化或紫外固化步骤中通常发生的拉应力反转，从而防止多层后段工艺 (BEOL) 结构中出现应力诱导裂纹 [P1]。在 纳米尺度 技术节点背景下，尺寸缩放从根本上增加了 Cu 线电阻和寄生电容，使得互连 RC 延迟成为继晶体管缩放之后的主要性能瓶颈 [P3]。此外，如果铜扩散到周围的介质或下方的硅中，会形成深能级陷阱，导致严重的器件退化和结漏电增加 [P2]。特别对于背照式 (BSI) CMOS 图像传感器而言，保持 M1 布线层的信号完整性对于最大化像素读出速度和最小化串扰噪声至关重要 （工程实践）。因此，ILD 1-1 的物理设计必须确保形成超薄且完全共形的阻挡层，在不过度增加 RC 时间常数的前提下抑制铜电迁移 [A1]。