40nm BSI CMOS Image Sensor预览

表现出极佳的厚度均匀性，以防止光刻焦深漂移，并具备足够的机械强度以承受蚀刻诱发的等离子体损伤 [P2]。与可能优先考虑封装机械应力缓冲的高层介电层沉积（如 ILD 3-2）不同，ILD 1-2 必须在最紧密的金属间距下保持极高的尺寸稳定性，以最小化由套刻误差引起的电容变化 [P3]。

ILD 1-2 层的沉积通常采用等离子体增强化学气相沉积 (PECVD)，该工艺通过在晶圆表面耦合非平衡等离子体化学反应与热分解反应来完成 [P2]。在工艺过程中，基质前驱体与反应气体一同被引入，并经由 RF 等离子体电离成高活性的自由基，从而有效降低了成膜所需的活化能 [P1]。这使得本体介电层能在较低温度下生长，从而符合后段工艺 (BEOL) 互连严格的热预算要求，避免了底层铜导线及 Ta 基扩散阻挡层的热退化 [P1]。对于先进的 low-k 应用，牺牲性有机造孔剂通常与硅氧基质共沉积，随后通过热固化或紫外 (UV) 固化去除，从而可控地引入微孔隙 [P2]。这种工程化孔隙率从根本上降低了材料的介电极化率和有效介电常数，直接解决了制约高度缩放互连的 RC 延迟瓶颈 [P3]。然而，PECVD 工艺的非平衡特性也会引入诸如悬空键和碳残留等固有缺陷，如果缺陷态密度未得到严格控制，这些缺陷可能会成为漏电路径 [P2]。

掺碳氧化物 (SiOCH) 是该本体 ILD 层的主流材料选择，因为它在降低 k 值与保持足够的机械强度之间取得了平衡 [P2]。在 Si-O-Si 网络中引入甲基会产生自由体积并降低薄膜密度，根据电容与介电极化强度成正比的基本关系，这在数学上降低了电容 [P3]。然而，为了追求超低 k 值而增加造孔剂比例，会显著损害薄膜的结构完整性，导致薄膜收缩并降低其对后续化学机械抛光 (CMP) 操作的抵抗力 [P2]。因此，工艺工程师必须仔细调整 RF 功率、气体前驱体比例和沉积压力，以优化 Si-O 基质的交联密度 [P2]。较高的 RF 功率通常会提高薄膜密度和机械模量，但存在过度消耗碳含量的风险，进而无意中提高了 k 值并恶化了 RC 性能 [P2]。此外，必须严格控制沉积动力学；沉积速率过快可能导致空洞形成，而高共形性工艺若在利用相邻空气间隙结构来降低有效介电常数时，则存在过早密封线间几何结构的风险 [A1]。

在 纳米尺度 背照式 (BSI) CMOS 图像传感器中，最低的后段工艺 (BEOL) 层 (M1/V1) 在结构上靠近光电二极管阵列和有源硅，这使其对局部应力和俘获电荷场高度敏感 [P4]。将互连尺寸缩放至 纳米尺度 范畴，需要对介电堆叠进行精细化的缩放设计以限制电容耦合，否则会加剧由器件热力学严格界定的亚阈值漏电和静态功耗约束 [T2]。此外，ILD 1-2 材料必须能够承受后续密集通孔的图案化工艺，而不发生界面分层；这是一种由弱粘附力驱动的严重失效模式，在持续电应力下会促进电子诱导的键断裂 [P2]。因此，这一特定步骤的工程化代表了在通过介电缩放最大化 RC 延迟收益与在高电场区域保持时间相关介电击穿 (TDDB) 寿命之间进行的关键物理权衡 [P2]。