40nm BSI CMOS Image Sensor预览

[T2]。在CMOS图像传感器（CIS）的应用中，该掩模还用于隔离并定义浮置扩散（FD）节点，这是一个关键的电荷存储元件，其中极小的结漏电对于传感器性能至关重要 [P3]。其核心机制依赖于光学光刻技术，将S/D和FD图形转移到光刻胶层中，随后光刻胶在后续的高能离子注入过程中起到阻挡离子的屏障作用 [T1]。根据瑞利分辨率准则，最小可分辨特征尺寸从根本上取决于曝光波长和投影系统的数值孔径 [T1]。光刻胶必须足够厚，以完全阻挡用于深层S/D掺杂的高能加速离子，防止PMOS区域发生意外的补偿掺杂 [T1]。由于FD区域在4T钉扎光电二极管架构中充当传感节点，其最终的掺杂分布直接决定了节点偏置时的局部电场强度 [P3]。因此，相对于传输栅和SWS的光刻对准（套刻精度）至关重要；对准偏差可能会无意中使深层注入更靠近沟道，从而增强局部电场，并呈指数级增加陷阱辅助载流子产生 [P3]。光刻胶和底部抗反射涂层（BARC）的选择由控制薄膜干涉以及防止预先存在的栅极形貌上产生反射刻槽的需求所决定 [T1]。在曝光和显影过程中，剂量和焦距参数相互作用，决定了光刻胶轮廓的临界尺寸（CD）和侧壁角（工程实践）。必须具备高度垂直的光刻胶轮廓，以确保离子注入具有清晰的空间边界，因为倾斜的光刻胶边缘会导致图形边缘的注入剂量呈梯度分布，从而造成模糊的结边界和变化的结电容 [P2]。此外，协同优化S/D和FD注入区域需要在驱动电流和结漏电之间取得平衡；虽然高掺杂浓度可以使冶金结分布更陡峭并降低接触电阻 [P2]，但它们同时也缩小了耗尽区并增加了寄生结电容 [T2]。为了减轻先进CIS架构中的扩散结漏电，有时会集成全耗尽绝缘体上硅（FDSOI）或优化的梯度注入等专门的结构隔离技术 [A1]。在40nm节点，物理栅长高度微缩，加剧了驱动电流（Ion）与亚阈值漏电（Ioff）之间的物理权衡 [T3]。由于亚阈值摆幅在室温下在热力学上被限制在大约 60 mV/dec，因此保持较低的关态静态功耗需要严格的空间控制，以管理S/D结深和横向扩展（lateral straggle） [T3]。具体对于CIS的浮置扩散而言，纳米尺度设计规则要求光刻胶图案化具有极高的精度，以确保FD不会侵入由浅沟槽隔离（STI）引起的、具有高缺陷密度的应力区，否则这些区域会充当产生-复合中心，并大幅增加阵列暗电流 [P2]。