14nm FinFET工艺代表了半导体制造中的一个重要转折点，标志着行业从平面体硅CMOS向三维晶体管架构的广泛转变。在该节点，仅靠栅长和氧化层厚度的经典缩放无法再对沟道提供可接受的静电控制，这驱动了**鳍形场效应晶体管（FinFET）**作为主要器件架构的采用。
在FinFET中，沟道形成于一条窄的、垂直方向的硅鳍中，该硅鳍突出于衬底之上。栅电极绕过这条硅鳍的三个侧面——顶部和两个侧壁——形成三栅或准平面静电环境，大大改善了栅对沟道电势的控制能力。这种几何形状抑制了短沟道效应，如漏致势垒降低（DIBL）和亚阈值摆幅降低——这些效应在等效栅长的平面器件中很常见。14nm节点通常通过**侧壁像转移（SIT）图案化实现远低于光刻分辨率极限的鳍宽，并在替代金属栅（RMG）流程中集成高-κ金属栅（HKMG）**栈。所得工艺涉及约353个离散制造步骤，组织成跨越完整前段工艺–中段工艺–后段工艺栈的紧密耦合模块。
前段工艺包含从衬底制备到晶体管形成的所有步骤，在14nm节点处由鳍图案化、隔离工程和栅栈集成主导。
FIN_PATTERN模块使用多层硬掩膜栈——结合无定形硅、二氧化硅和氮化硅层——将光刻定义的鳍图案以高保真度转移到下层硅中。由于鳍间距是亚光刻的，图案化依赖于间隔器定义的间距减半技术而非直接光学曝光。FIN_CUT模块随后使用一致性自旋涂覆硬掩膜和193nm浸没光刻移除不需要的鳍段，定义每个器件类型的有源鳍拓扑。
浅沟道隔离（STI）通过在鳍之间蚀刻深沟、填充介质和退缩填料以暴露有源鳍高度形成。STI模块内的关键步骤是退火后热氧化或氢退火以实现鳍表面钝化，这修复等离子体诱导的损伤并平滑鳍侧壁轮廓——两者对于实现均匀沟道迁移率和低界面陷阱密度都至关重要。STI_NOTCH模块通过选择性退缩蚀刻在鳍基部引入故意的凹口特征，这改变了鳍-STI界面处的电场分布并抑制鳍脚处的寄生泄漏。
FIN_RECESS模块执行STI氧化物的受控退缩，以暴露隔离表面上方精确定义的鳍高度。这个暴露的鳍高度直接决定了有效沟道宽度，使得退缩深度控制成为整个前段工艺流程中最关键的尺寸规范之一。
GATE模块实施替代金属栅（RMG）或"后期栅"集成策略。厚热生长氧化层首先在鳍顶部表面对高压I/O器件有选择性地形成，而薄氧化层区域用于核心逻辑晶体管。随后沉积、图案化和平坦化虚拟非晶硅栅使用化学机械抛光（CMP）。这个牺牲栅在高温源/漏退火步骤期间充当占位符，保护敏感的高-κ介质和金属栅材料免受热预算影响。虚拟栅稍后被移除并替换为RMG模块中的功能性HKMG栈。
IMPLANT模块使用氮化硅衬垫作为阻挡层进行选择性注入掩膜定义阱掺杂分布，使得能够跨器件类型（n型、p型、高压变体）独立调谐阈值电压。
SPACER模块中的间隔器工程对于定义相对于栅的自对齐源/漏结位置至关重要。一致性SiOCN内间隔器和氧化物保护层共同服用于以下两个目的：电气隔离栅与源/漏硅化物以及在精确定义的腔中启用选择性外延生长。
SD_ESIGE模块在PMOS源/漏区域中引入嵌入式SiGe（eSiGe）。由于SiGe的晶格常数比硅大，其选择性外延生长到沟道相邻的退缩腔中在p型鳍沟道中引入单轴压应变，显著增强空穴迁移率。类似地，SD_ESI模块为NMOS器件形成嵌入式硅外延。在两种情况下，多层硬掩膜和光刻方案用于将外延限制在仅预期的器件区域内，防止n型和p型区域之间的交叉污染。
中段工艺连接晶体管端子到第一金属层，代表14nm流程中最集成密集的区域之一。
CESL_PMD模块在完成的晶体管上沉积**接触蚀刻阻挡层（CESL）**硅酸化硅。该层利用硝化物和氧化物之间的蚀刻选择性以实现对叠加前金属介质（PMD）中接触沟道的高度受控蚀刻。PMD栈本身结合了可流动自旋涂覆玻璃以获得间隙填充共形性与PECVD TEOS氧化物以获得结构密度，随后进行CMP平坦化以建立用于后续处理的平坦表面。
RMG模块移除虚拟非晶硅栅，将高-κ介质和功函数金属层沉积到虚置沟道中，并完成功能性栅栈。该序列对表面洁净度高度敏感；残留多晶硅或本征氧化物在鳍表面将降低HKMG界面质量并改变阈值电压。原子层沉积（ALD）在此处被广泛使用以实现其埃级厚度控制和窄栅沟道内的共形阶跃覆盖。
注册即可查看完整工艺概述和模块分布
免费注册