40nm BSI CMOS Image Sensor

在 40nm BSI CMOS 图像传感器工艺流程中，该特定的氮化物沉积步骤位于垫氧化层（pad oxide）生长之后、对准标记光刻（alignment marker patterning）之前 [P2]。这使得该薄膜主要作为零层（zero-layer）硬掩模以及基础的浅沟槽隔离（STI）CMP 停止层（工程实践）。与后续用于精确后段工艺（BEOL）图案化的“氮化物硬掩模沉积”，或专门用于晶体管侧墙形成的“SWS 氮化物沉积”不同，这种初始氮化物起到了一种刚性的、抗氧化的阻挡层作用，旨在保护有源硅区 [T1]。此前的热氧化层对于缓冲底层硅晶格免受氮化物层产生的高内禀机械应力影响是严格必需的 [P1]。该沉积通常通过低压化学气相沉积（LPCVD）执行，其操作完全处于表面反应限制状态 [P1]。前驱气体（通常为二氯硅烷和氨气）在加热的晶圆表面直接发生热分解和反应，合成非晶态氮化硅网络 [T1]。由于该过程受表面反应动力学而非气体扩散限制，沉积速率对温度高度敏感，并严格遵循阿伦尼乌斯（Arrhenius）关系 [P1]。升高的热能显著增强了吸附原子的表面迁移率，从而确保了优异的结构共形性和高致密度 [T2]。此外，在无等离子体条件下进行沉积避免了等离子体诱导损伤的产生，最大限度地减少了界面缺陷态，并确保了清晰的介电界面 [P3]。对于该结构层，特意选择 LPCVD 而非等离子体增强化学气相沉积（PECVD），是因为前者能够产生高化学计量比的薄膜，且氢含量极低，厚度均匀性更佳 [T1]。一个关键的参数相互作用涉及沉积速率与所产生内禀薄膜应力之间的平衡，这与沉积温度和前驱气体比例强耦合 [P1]。LPCVD 氮化硅由于键化学计量比以及冷却时与硅衬底之间的热膨胀失配，本身就会产生显著的拉应力 [P2]。如果不能通过调节工艺压力和温度进行严密控制，这种单轴应力可能会累积并导致严重的晶圆弯曲，从而直接阻碍后续的光刻对准 [P2]。在 40nm 技术中，对应力的严格控制至关重要；通过薄垫氧化层传递的过大应力可能会在硅有源区产生位错 [P1]。此类晶格缺陷会充当载流子复合中心，导致最终图像传感器像素的暗电流严重恶化以及结漏电 [P3]。

• [High] 薄膜开裂与分层：由沉积薄膜化学计量比所固有的高内禀拉应力所驱动 [P2]。若薄膜超过临界厚度，或降温过程引入过大的热失配应力，内部应变能将通过物理断裂释放 [P1]。

• [High] 严重的晶圆翘曲：高温沉积过程中不平衡的单轴应力累积会导致基底产生宏观机械变形 [P2]。这种弯曲会直接改变有效焦平面，导致随后的“对准标记图形 - 光刻”步骤中出现严重的焦深失效 （工程实践）。

• [Medium] 薄膜厚度均匀性差：由于沉积过程在表面反应限制状态下运行，其反应动力学遵循受局部热能控制的 Arrhenius 关系 [P1]。LPCVD 反应腔内微小的温度梯度会使局部沉积速率呈指数级变化，从而降低晶圆表面的厚度均匀性 [P1]。

• [Low] 气相成核 / 颗粒产生：若工艺压力过高或前驱气体配比失衡，反应会从表面转移至气相中，从而引发此问题 （工程实践）。这会产生氮化硅颗粒并落入晶圆表面，在随后的刻蚀工艺中造成掩膜缺陷 [P1]。