40nm BSI CMOS Image Sensor预览

，否则这些损伤会降低器件可靠性并增加敏感有源像素阵列中的栅极感应漏极漏电（GIDL）[P2]。这一特定步骤延续了 PMD 2 Etch 开始的图形转移，通过清除中间的本体介质材料，为后续的 PMD 4 和 PMD 5 清除蚀刻建立可控的深度轮廓 （工程实践）。该步骤的物理操作依赖于反应离子蚀刻（RIE），它利用低压放电等离子体产生具有方向性加速的离子和活性中性自由基 [P1]。其基本机制是物理溅射与化学反应之间的协同作用：跨越等离子体鞘层加速的高能离子提供定向动能以破坏固体表面的原子键，而中性自由基则与这些活化的表面位点发生化学反应 [P4]。这种联合作用形成挥发性反应产物，随后被解吸并从腔室中泵出 [P4]。介质表面的反应速率主要受 Langmuir–Hinshelwood 吸附动力学支配，这意味着总蚀刻速率由反应物吸附覆盖率与离子诱导解吸之间的平衡来控制 [P4]。此外，反应器腔壁状况与气相等离子体化学紧密耦合；腔壁上钝化层的持续沉积与再蚀刻过程主动调节了晶圆表面可用的活性物种的稳态浓度 [P3]。选择等离子体干法蚀刻而非传统的湿法蚀刻，是因为湿法化学工艺会产生严重的横向各向同性蚀刻，无法满足现代半导体制造所需的严格各向异性和关键尺寸（CD）控制要求 [P1]。必须仔细平衡工艺参数以维持这种各向异性：射频（RF）源功率主要决定电子密度及随后的电子碰撞离解产生的自由基生成速率，而射频（RF）偏置功率则控制离子通量和入射动能 [P3]。增加偏置功率可增强物理溅射产额并推动形成更垂直的轮廓，但同时存在增加等离子体诱导损伤以及侵蚀保护性光刻胶或硬掩模的风险 [P1]。等离子体工艺完成后，可采用专门的剥离组合物选择性地去除任何沉积的聚合物残留物或金属副产物，而不会腐蚀底层结构，也不会不必要地增加多孔绝缘层的介电常数 [A2]。在 40nm 节点背景下，器件的物理尺寸决定了亚阈值漏电流对工艺损伤引起的阈值电压变化呈指数级敏感 [T2]。因此，控制深介质蚀刻过程中的等离子体遮蔽和电荷累积，对于维持严格限制的关断漏电流（$I_{off}$）至关重要 [T2]。此外，为确保与焊盘的最终欧姆连接具有较低的比接触电阻，分步蚀刻最终必须留下一个洁净的界面；任何残留的污染或未蚀刻的介质都会直接增加扩展电阻，并降低触点的射频电性能 [T1]。