Optical Pad 2 Etch - 40nm 工艺步骤

氟碳前驱体在侧壁上形成富碳聚合物层，钝化表面并最大限度地减少横向刻蚀，从而确保了高度各向异性的轮廓。

在40nm BSI CMOS图像传感器中，打开背面焊盘（bond pad）需要穿透复杂的各种光学层和介质层堆叠（工程实践）。与处理最上层有机膜或平坦化膜的Optical Pad 3刻蚀，以及清除紧邻金属上方最终阻挡层的Optical Pad 1刻蚀不同，Optical Pad 2刻蚀专门用于去除大块中间介质（通常为厚SiO₂或SiN），同时保持严格的轮廓控制。该步骤位于Lower OCL刻蚀之后，确保在开始焊盘区域的大块介质去除之前，光学平坦化结构已得到定义。这种多

步划分方法通过在最终的Pad 1和Grid Seal刻蚀之前保持一层保护性介质层完整，防止了灾难性的掩模侵蚀，并最大限度地减少了电荷诱导对最终金属焊盘的损伤。该步骤的核心机制依赖于电感耦合等离子体反应离子刻蚀（ICP-RIE），并采用氟碳基化学工艺，这符合高密度等离子体刻蚀原理。等离子体产生反应性氟自由基和高能离子，打断Si-O或Si-N键，形成如SiF4等挥发性副产物。同时，氟碳前驱体在侧壁上形成富碳聚合物层，钝化表面并最大限度地减少横向刻蚀，从而确保了高度各向异性的轮廓。物理离子轰击提供了必要的定向能量，以清除沟槽底部的聚合物，从而使化学刻蚀能够垂直向下进入衬底。对于包含氮化硅的中间层，也可以利用低温氟化机制，通过氟前驱体与惰性等离子体轰击之间的循环相互作用，在不引起严重热应力的情况下选择性地去除材料。通过选择氟碳气体（如CF4、C2F6或CHF3）与聚合剂（如CH4或H2）混合，可以精确调节等离子体中碳氟比（C/F ratio）。该比例决定了介质主动刻蚀与保护性聚合物沉积之间的基本竞争关系，这种平衡对于实现深孔刻蚀且不产生微沟槽（micro-trenching）或轮廓弯曲（profile bowing）至关重要。调节这些气体在腔体内的停留时间可以控制自由基的解离，并显著影响刻蚀选择比和整体去除速率。此外，ICP功率用于控制等离子体密度和化学自由基的产生，而偏置功率（bias power）则决定离子轰击能量。这些参数必须经过仔细的协同优化，以防止对周围像素阵列造成物理溅射损伤，这与高速刻蚀过程中利用刻蚀停止层保护底层结构的原理相似。在纳米尺度技术节点中，由于器件占位面积的缩小以及为最大化光子捕获效率所需厚光学堆叠的必要性，焊盘通孔的纵横比变得更加激进。随着器件尺寸的缩小，在焊盘界面处保持低寄生电容和电阻对于高速读出至关重要，这遵循了比例缩放理论中关于RC延迟的物理极限。通过多个连续焊盘刻蚀步骤（Pad 3、2、1）的过渡，降低了在缩小的纳米节点中会加剧的局部充电效应（电弧放电）的风险。这种分步方法确保了纳米尺度光学层的复杂拓扑结构得以保留，同时为底层电路提供了可靠且低电阻的电气接入。

[High] 微沟槽（Micro-trenching）与侧壁弧形刻蚀（Profile Bowing）：碳氟等离子体中 C/F 比或停留时间（residence time）平衡失当，可能导致侧壁钝化不足或沟槽底部离子偏转过度。这会造成通孔边缘的物理溅射局部增强，引发微沟槽现象，进而可能破坏底层刻蚀停止层（etch-stop layer）的完整性。
[High] 刻蚀停止失效与衬底损伤：如果对底层（例如中间刻蚀停止层或最终焊盘电介质）的刻蚀选择比过低，高能等离子体可能会击穿该层，导致对未曝光区域产生物理轰击并造成结构损伤。这种失效通常是由偏置功率过大或聚合基团消耗殆尽引起的，从而导致化学和物理去除过程失控。
[Medium] 等离子体诱导充电损伤（天线效应）：在高深宽比介质刻蚀过程中，高密度等离子体环境可能导致隔离的图形化结构上积累静电荷。如果局部等离子体电位发生波动或出现电弧，快速放电可能会损坏底层的 CMOS 晶体管，这种现象在微缩器件结构中尤为敏感。
[Low] 刻蚀不完全（残留物形成）：由于 C/F 比过高或惰性气体（例如 Ar）轰击不足而导致的聚合物过度沉积，可能会使刻蚀提前终止。在低温条件下，如果未能通过惰性等离子体充分去除氟化表面层，则可能留下会干扰后续接触的绝缘残留物。

氟碳前驱体在侧壁上形成富碳聚合物层，钝化表面并最大限度地减少横向刻蚀，从而确保了高度各向异性的轮廓。

[High] 微沟槽（Micro-trenching）与侧壁弧形刻蚀（Profile Bowing）：碳氟等离子体中 C/F 比或停留时间（residence time）平衡失当，可能导致侧壁钝化不足或沟槽底部离子偏转过度。这会造成通孔边缘的物理溅射局部增强，引发微沟槽现象，进而可能破坏底层刻蚀停止层（etch-stop layer）的完整性。
[High] 刻蚀停止失效与衬底损伤：如果对底层（例如中间刻蚀停止层或最终焊盘电介质）的刻蚀选择比过低，高能等离子体可能会击穿该层，导致对未曝光区域产生物理轰击并造成结构损伤。这种失效通常是由偏置功率过大或聚合基团消耗殆尽引起的，从而导致化学和物理去除过程失控。
[Medium] 等离子体诱导充电损伤（天线效应）：在高深宽比介质刻蚀过程中，高密度等离子体环境可能导致隔离的图形化结构上积累静电荷。如果局部等离子体电位发生波动或出现电弧，快速放电可能会损坏底层的 CMOS 晶体管，这种现象在微缩器件结构中尤为敏感。
[Low] 刻蚀不完全（残留物形成）：由于 C/F 比过高或惰性气体（例如 Ar）轰击不足而导致的聚合物过度沉积，可能会使刻蚀提前终止。在低温条件下，如果未能通过惰性等离子体充分去除氟化表面层，则可能留下会干扰后续接触的绝缘残留物。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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