40nm BSI CMOS Image Sensor预览

除密封层，该步骤为后续的光学焊盘3刻蚀（Optical Pad 3 Etch）和下层OCL（光学透明树脂）涂层刻蚀预处理了器件形貌，确保最终芯片封装具有无阻碍的机械和电气通路 [A1]。

密封层的物理去除通过反应离子刻蚀（RIE）实现，其本质上受离子-中性粒子协同反应与受输运限制的中性反应物输送之间的耦合作用控制 [P1]。在等离子体环境中，定向离子轰击破坏表面化学键，而中性自由基吸附在表面以形成挥发性副产物 （工程实践）。该工艺的效率受几何因素影响显著，因为随着深度增加，几何阴影效应限制了中性反应物向刻蚀特征底部的输运 [P1]。因此，活性物质在特征底部的稳态表面覆盖率降低，导致了深宽比相关刻蚀（ARDE），即较深或较窄的特征比宽阔区域的刻蚀速度更慢 [P1]。

实现垂直轮廓很大程度上依赖于定向离子轰击，以连续去除底部钝化层，同时保留侧壁上受聚合物抑制剂保护的部分 [P2]。选择各向异性干法刻蚀而非湿法刻蚀的原因，在于需要保持严格的尺寸保真度，且避免对光刻胶掩模造成侧向腐蚀（undercutting） [P2]。通过精确调节偏置功率、腔体压力和气体比例等工艺参数，工艺工程师能够控制物理溅射分量与化学刻蚀分量之间的微妙平衡 [P1]。例如，调节偏置功率直接影响入射离子的动能，这对于克服表面反应的活化能以及有效清除焊盘开口底部的阻蚀聚合物层是必要的 [P2]。同时，调节腔体压力会改变等离子体粒子的平均自由程，直接影响中性自由基的输运效率以及离子通量的垂直方向性 [P2]。

在40nm BSI技术中，像素间距的极端微缩要求周边结构（包括焊盘和上层栅格密封）必须在高度受限的空间公差下进行制造 [P2]。随着关键尺寸（CD）的缩小，微负载效应（microloading）和图形密度效应（pattern factor effects）变得尤为显著，这意味着刻蚀速率高度依赖于局部布局和设计规则 [P1]。必须精确计算过刻蚀时间，以完全清除刻蚀速度较慢的密集特征，同时确保先前已清除的较宽特征不会过度暴露于等离子体环境的破坏性影响之下 [P1]。如果不能通过动态参数控制充分补偿这些受输运限制的机制，由此产生的不均匀性可能会严重降低电气接触电阻，并影响最终封装传感器的整体可靠性 [P2]。