PMD 4 Etch - 40nm 工艺步骤

PMD 4 Etch 必须保持严格的轮廓垂直度和光滑的侧壁，以确保后续金属填充或连接的可靠性，从而直接支持先进通孔框架中所定义的结构完整性。

PMD 4 Etch 步骤是纳米尺度背照式（BSI）CMOS 图像传感器焊盘开口顺序工艺中的一个关键中间阶段。在 BSI 架构中，从减薄后的背侧访问正面金属焊盘需要刻蚀穿过多层厚电介质堆叠层。通过将总刻蚀深度划分为多个阶段（PMD 1 至 5），该工艺避免了光刻胶预算耗尽和严重的轮廓退化（工程实践）。PMD 4 Etch 具体负责延续前序 PMD 3 Etch 的各向异性轮廓转移，在去除大部分电介质材料的同时，为后续的 P

MD 5 Etch 和最终的 ILD 阻挡层击穿工艺准备好轮廓清晰的空腔。材料去除依赖于反应离子刻蚀（RIE），该工艺利用活性中性自由基与定向加速离子的协同作用。由等离子体鞘层加速的高能离子轰击电介质表面以断裂化学键，同时中性自由基按照 Langmuir-Hinshelwood 动力学吸附在活化表面上，形成挥发性副产物。这种持续的物理轰击与化学挥发相结合，确保了高度的各向异性刻蚀，这是在深焊盘开口中保持垂直侧壁轮廓的严格要求。为了防止深刻蚀过程中的横向底切，侧壁上会同时沉积一层钝化聚合物层，这类似于高密度等离子体刻蚀中使用的钝化机制。选择各向异性干法刻蚀而非湿法刻蚀，是因为湿法工艺具有高度的各向同性，无法维持先进亚微米封装结构所需的关键尺寸。必须仔细平衡 RF 源功率和偏置功率等工艺参数，以优化刻蚀前沿。源功率控制气相中的电子密度和自由基产生速率。与此同时，偏置功率决定了入射离子的能量和通量，从而驱动物理溅射成分。如果离子能量过高，可能会导致严重的物理晶格损伤，并将刻蚀离子注入侧壁。对这些参数的精确控制确保了刻蚀能够可预测地终止，通常利用本体电介质与中间刻蚀停止层之间的差异化刻蚀选择比，以防止灾难性的过刻蚀。在 40nm BSI CIS 技术中，焊盘的几何限制要求极高的关键尺寸（CD）控制，以在最大化有源像素阵列面积的同时，最小化外围封装占用面积。器件的微缩引入了重大的热力学和电学约束，使得底层的晶体管结构对任何诱发缺陷都高度敏感。此外，在此类受限区域内进行深度电介质刻蚀容易产生局部电荷积累和槽蚀现象，这会扭曲离子轨迹并导致局部的侧壁弯曲。因此，PMD 4 Etch 必须保持严格的轮廓垂直度和光滑的侧壁，以确保后续金属填充或连接的可靠性，从而直接支持先进通孔框架中所定义的结构完整性。

[高] 深宽比相关刻蚀 (ARDE) / RIE Lag：在深槽特征中，中性自由基的输运和挥发性副产物的抽出受到高深宽比的限制。这导致沟槽底部的反应物耗尽，使得刻蚀速率相较于开阔区域显著下降，可能导致焊盘开口不完整 （工程实践）。
[高] 侧壁弯曲与底切 (Sidewall Bowing and Undercutting)：侧壁钝化不足或过度的侧向化学刻蚀会降低预期的各向异性轮廓。如果定向离子轰击与保护性聚合物沉积之间的平衡被打破，偏角离子散射可能会侵蚀侧壁，从而产生弯曲的轮廓。
[中] 等离子体诱导电荷损伤 (Plasma-Induced Charging Damage)：在深层的绝缘特征中，电子和离子的差异化积累会产生强大的局部电场。这些电场会对下方的栅极氧化层产生应力并加剧亚阈值漏电，从而破坏缩微 MOSFET 的热力学极限。
[中] 刻蚀选择比损失 (Loss of Etch Selectivity)：等离子体化学成分的波动或过高的偏置功率可能会通过物理溅射穿透预定的中间刻蚀停止层。这种过刻蚀存在损坏下方导电结构的风险，可能导致电路开路或短路故障。

PMD 4 Etch 必须保持严格的轮廓垂直度和光滑的侧壁，以确保后续金属填充或连接的可靠性，从而直接支持先进通孔框架中所定义的结构完整性。

[高] 深宽比相关刻蚀 (ARDE) / RIE Lag：在深槽特征中，中性自由基的输运和挥发性副产物的抽出受到高深宽比的限制。这导致沟槽底部的反应物耗尽，使得刻蚀速率相较于开阔区域显著下降，可能导致焊盘开口不完整 （工程实践）。
[高] 侧壁弯曲与底切 (Sidewall Bowing and Undercutting)：侧壁钝化不足或过度的侧向化学刻蚀会降低预期的各向异性轮廓。如果定向离子轰击与保护性聚合物沉积之间的平衡被打破，偏角离子散射可能会侵蚀侧壁，从而产生弯曲的轮廓。
[中] 等离子体诱导电荷损伤 (Plasma-Induced Charging Damage)：在深层的绝缘特征中，电子和离子的差异化积累会产生强大的局部电场。这些电场会对下方的栅极氧化层产生应力并加剧亚阈值漏电，从而破坏缩微 MOSFET 的热力学极限。
[中] 刻蚀选择比损失 (Loss of Etch Selectivity)：等离子体化学成分的波动或过高的偏置功率可能会通过物理溅射穿透预定的中间刻蚀停止层。这种过刻蚀存在损坏下方导电结构的风险，可能导致电路开路或短路故障。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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