PMD 5 Etch - 40nm 工艺步骤

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

在刻蚀过程中，聚合型氟碳物质在特征侧壁上沉积一层薄的钝化层，以防止横向刻蚀。

原理展开

PMD 5 Etch 是键合垫（bondpad）模块中多步前段（Pre-Metal Dielectric, PMD）刻蚀序列的最后阶段。在纳米尺度背照式（BSI）CMOS 图像传感器中，到达接触垫需要穿过厚且复合的 PMD 叠层进行刻蚀，以形成高深宽比接触孔（HARC）。该步骤在过渡到后续的层间介质（ILD）处理步骤（如 ILD 1-1 Etch）之前完成深接触孔轮廓的加工。其最终目标是为下方的器件端子提供低电阻路径，因为最小化寄生接触电阻是保持器件驱动能力和信号完整性的基本要

求。

PMD 5 Etch 主要利用反应离子刻蚀（RIE）来实现高度各向异性的结构轮廓。该工艺依赖于低压放电等离子体中定向离子轰击与中性化学自由基的协同作用。在刻蚀过程中，聚合型氟碳物质在特征侧壁上沉积一层薄的钝化层，以防止横向刻蚀。同时，带电离子从外加电场中获得定向动能，以持续清除底部钝化层并驱动垂直刻蚀速率。必须通过气体成分和 RF 偏置严格控制化学刻蚀与物理溅射之间的这种微妙平衡，以抑制 RIE 滞后（RIE lag）和底部凹槽（bottom notching）等有害现象。

由于传统的各向同性化学刻蚀无法满足先进纳米尺度下严格的关键尺寸（CD）控制要求，因此选择各向异性干法刻蚀而非湿法刻蚀。为了承受深 PMD 叠层所需的长时间刻蚀，通常采用非晶碳层（ACL）硬掩模来提供高刻蚀选择比。然而，随后利用 O₂/Ar 等离子体去除该 ACL 硬掩模的过程必须精心设计；活性氧自由基和 VUV 辐射会优先断裂周围介电材料中的弱键，导致表面脱碳和意外的结构致密化。此外，在 PMD 叠层底部集成不同的介电刻蚀停止层，可确保刻蚀精确终止，从而在不破坏下方导电线的情况下限定接触位置。

在 40nm 节点，这些接触结构的几何深宽比显著增加，这严重限制了反应性中性物质的输运以及从沟槽底部抽走挥发性副产物 (Engineering Practice) 。侧壁轮廓的微小偏差或刻蚀不完全可能会残留介电材料，导致接触电阻大幅升高或出现灾难性的开路故障。因此，先进过程控制（APC）系统对于动态管理等离子体参数至关重要，从而维持高尺寸保真度并最小化等离子体诱导的电荷积累对下方有源结构的损伤。

风险与挑战

[High] RIE Lag 和刻蚀不完全：由于 PMD 结构具有高深宽比，中性自由基的输运及挥发性副产物的逸出在特征底部受到扩散限制。这种输运限制从根本上降低了局部刻蚀速率（相比于宽阔的开阔区域），可能导致介质层清除不完全，进而引发开路故障。
[Medium] 等离子体诱导的介质损伤：如果深槽刻蚀使用 ACL 硬掩模，随后的 O2/Ar 等离子体剥离工艺会产生高活性的氧自由基以及 UV/VUV 光子。这些物质会渗透进相邻 low-k 介质层的侧壁，优先打断脆弱的 Si-CH3 键并触发局部脱碳和结构致密化，从而导致薄膜的绝缘性能下降。
[Medium] 对准偏差与刻蚀停止层侵蚀：光刻对准偏差或对嵌入式刻蚀停止层的选择比不足，可能导致等离子体侵蚀介质侧壁。这种几何失效会阻止通孔完全着陆在目标导电线上，从而导致接触电阻极高或与相邻结构发生短路。
[Low] 聚合物刻蚀停止：旨在保护侧壁的过量碳氟化合物气体化学反应可能导致接触孔底部出现过度的聚合物沉积。如果垂直加速的离子缺乏足够的动能来通过物理溅射去除该厚聚合物层，化学刻蚀反应将被完全阻断，导致通孔向下刻蚀过早停止。

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