40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

通常会集成化学放大型多层硬掩模或专用保护介质，以确保图案转移的保真度，并防止在严苛的等离子体条件下发生结构畸变。

原理展开

在40nm BSI CMOS图像传感器封装工艺流程中，RIE刻蚀的ILD 2-2刻蚀步骤是多级焊盘（bond pad）开口序列的关键组成部分。在BSI CIS架构中，外部电气连接需要通过厚的多层前段或后段介质堆栈刻蚀出深焊盘开口。继最初的ILD 1和ILD 2-1刻蚀之后，ILD 2-2步骤继续对特定的绝缘层进行针对性去除，并在最终的阻挡层刻蚀前保持精确的几何边界。这种多步划分旨在利用多个刻蚀停止层，从而在器件互连尺寸缩小时，从结构上减轻失准并

防止过刻蚀。与标准的前段工艺氧化物或氮化物刻蚀不同，该序列专门处理厚复合介质，其中管理差异化刻蚀速率并精确停止在中间层上对于可靠封装至关重要。

该步骤的物理机制依赖于等离子体中活性中性粒子与定向离子的协同作用，以实现可控干法刻蚀。活性自由基驱动介质键的化学分解，而离子轰击则提供维持各向异性轮廓所需的活化能和方向性。通过精细调制等离子体化学性质（例如引入特定的氟碳或含氟气体），该工艺可以降低反应活化能，并防止形成高抗性的富硅残留物。此外，控制定向离子动量传递对于最大限度地减少侧壁粗糙度和几何波动至关重要。如果控制不当，尖锐的侧壁扇形纹（scallops）会充当严重的应力集中点，在随后的封装热循环过程中导致周围介质和阻挡层发生热机械失效。

该步骤的材料和方法选择在很大程度上取决于充分利用目标介质与保护层或刻蚀停止层之间显著的刻蚀速率差异（刻蚀选择比）。多层介质堆栈需要动态调节RF偏压和腔体压力，以平衡化学选择性和物理溅射。增加RF偏压功率会增强离子轰击，这虽然改善了刻蚀的垂直度，但同时也降低了掩模选择比，并增加了底层损坏的风险。相反，调节各向同性的化学成分可以有意地使侧壁斜率变细，从而形成定制化的轮廓，显著改善后续沉积的金属阻挡层的台阶覆盖率。通常会集成化学放大型多层硬掩模或专用保护介质，以确保图案转移的保真度，并防止在严苛的等离子体条件下发生结构畸变。

在40nm节点，焊盘节距的减小要求具备极高的关键尺寸（CD）控制和线边缘粗糙度管理能力。自对准刻蚀策略正得到越来越多的应用，其依赖于堆叠介质稳健的刻蚀选择比，无需完全依靠光刻对准裕度即可实现精确的通孔底部接触。刻蚀轮廓的任何偏差或选择比的损失都可能导致灾难性的开路或短路失效，这凸显了这种精心分段的ILD刻蚀策略的必要性。

风险与挑战

[高] 电介质刻蚀不完全（残留）：反应性中性粒子与离子轰击之间的平衡不足，可能导致富硅或聚合物残留层的形成。这些残留物会阻碍后续金属化步骤中的正确物理和电气接触，直接导致接触电阻升高或开路故障。
[高] 侧壁热机械裂纹：过度的循环刻蚀与钝化或剧烈的离子轰击会产生尖锐的几何起伏和侧壁扇贝状形貌。在刻蚀后的热循环过程中，这些特征会成为高应力集中点，可能引发电介质或阻挡层中的裂纹，从而导致严重的漏电。
[中] 轮廓畸变与台阶覆盖率差：过度依赖各向同性化学刻蚀会产生严重的底切，而纯各向异性刻蚀则会产生近乎垂直的高深宽比侧壁。若没有精心设计的阶梯式刻蚀来逐渐减小侧壁斜率，后续的金属或阻挡层沉积将表现出较差的台阶覆盖率，从而导致结构空洞。
[中] 刻蚀停止层击穿：如果等离子体化学性质无法在目标 ILD 与下层刻蚀停止层之间保持足够的刻蚀选择比，刻蚀剂可能会击穿保护边界。这种误刻蚀可能会损坏底层的导电互连结构或侵蚀相邻的隔离层，导致短路。
[低] 硬掩模侵蚀与 CD 损失：长时间暴露在高功率等离子体中会降解保护性硬掩模，导致不希望出现的图案畸变和关键尺寸 (CD) 增大。这种掩模完整性的丧失会损害高密度纳米尺度互连所需的自对准裕量。

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