BPMD Etch - 40nm BSI CMOS Image Sensor 40nm 工艺步骤

其主要目标是在不损害邻近光学像素阵列结构完整性的前提下，选择性地去除终端金属焊盘区域上方的钝化层和掩模介质。

在40nm BSI CIS封装工艺流程中，BPMD（焊盘掩模介质）刻蚀用于对定义后续背面焊盘开口布局的厚介质堆叠进行图形化。该步骤紧接在氧化物栅格密封层（Oxide Grid Seal Layer）刻蚀之后，精确地将焊盘光刻图形转移至下方的介质层中，为后续的HKD/AR（高k介质/抗反射层）及深硅背面刻蚀提供稳健的硬掩模。其主要目标是在不损害邻近光学像素阵列结构完整性的前提下，选择性地去除终端金属焊盘区域上方的钝化层和掩模介质。与工艺流程中较早的B

PMD刻蚀步骤（可能用于图形化初步对准标记或较浅的测试结构）不同，此处的BPMD刻蚀针对高深宽比掩模需求进行了优化，这对实现高精度背面对准和深终端通孔集成至关重要。

BPMD刻蚀利用高密度等离子体系统，通过活性气体化学刻蚀与离子轰击产生的物理溅射协同作用，实现高度各向异性的形貌。活性气体与暴露的介质反应生成挥发性副产物，同时施加的晶圆偏压将离子垂直加速射向衬底，持续清除沟槽底部的反应抑制物。这种方向性的动量传递防止了横向刻蚀，确保焊盘开口的关键尺寸在深刻蚀过程中得到严格保持。此外，控制离子能量至关重要；虽然较高的偏压增强了各向异性并能有效清理沟槽底部，但同时也会加剧物理溅射，增加损伤下方阻挡层的风险。在此刻蚀过程中保持侧壁形貌平滑至关重要，以防止局部产生高应力集中，否则在后续热循环过程中可能导致介质开裂。

该介质刻蚀通常选用碳氟化合物化学试剂，因为它们提供了一种高度可控的聚合机制，能在底部刻蚀的同时保护侧壁。聚合物沉积速率与化学刻蚀速率之比由气体混合比例和等离子体密度严格控制，这直接决定了最终的侧壁角度和底部圆角半径。光谱反射仪可用于无损表征已刻蚀结构的演变几何形貌，依靠光的多次反射和干涉来监测刻蚀深度及均匀性。必须精确调节等离子体化学的刻蚀选择比，使其在下方的阻挡层或高k层上停止，而不破坏其结构完整性，因为该界面处的纳米级表面损伤可能会对后续材料沉积和电接触可靠性产生不利影响。

在纳米尺度技术节点下，BSI图像传感器中缩小的像素间距和紧密排列的外围电路对BPMD刻蚀过程中的套刻精度和关键尺寸控制提出了极其严格的要求。随着器件尺寸的缩小，保护介质的深宽比增加，使得传统的几何光学或简化的刻蚀模型不足以实现精确的形貌控制。热力学缩放的物理极限表明，即使是侧壁形貌或介质厚度的微小偏差，也可能导致电容耦合和亚阈值漏电流的显著变化。因此，该刻蚀步骤必须平衡刻蚀速率效率与高保真形貌控制之间不可避免的物理折衷，以确保先进3D集成架构中电力分配和信号提取的可靠性。

[高] 底层穿通或粗糙化：过高的离子轰击能量或较差的刻蚀选择比会导致等离子体对底层停止层产生物理溅射并造成损伤。这种表面退化会改变后续沉积的成核密度，并可能严重影响互连结构的可靠性。
[高] 侧壁形貌弯曲或锥度异常：聚合型钝化气体与刻蚀物种之间的平衡不当会导致侧向刻蚀（弯曲）或过度的侧壁沉积（锥度异常）。这种几何形状的偏差会改变通孔的结构完整性，产生作为应力集中点的尖锐几何波动。
[中] 刻蚀不完全（欠刻蚀）/ 微负载效应：在高深宽比结构中，微负载效应会降低活性中性粒子的输运效率以及从沟槽底部排出挥发性副产物的效率。这会留下残留的介电材料，形成绝缘阻挡层，从而阻碍后续金属化步骤中的电气连接。
[低] 过度的热机械应力产生：在不稳定的刻蚀工艺中形成的尖锐底部圆角或侧壁扇贝状形貌，由于介电材料与后续填充材料之间的热膨胀系数（CTE）不匹配，会起到应力集中点的作用。在热循环过程中，这种局部应力可能引发钝化层堆叠中的微裂纹，进而导致结构失效。

其主要目标是在不损害邻近光学像素阵列结构完整性的前提下，选择性地去除终端金属焊盘区域上方的钝化层和掩模介质。

[高] 底层穿通或粗糙化：过高的离子轰击能量或较差的刻蚀选择比会导致等离子体对底层停止层产生物理溅射并造成损伤。这种表面退化会改变后续沉积的成核密度，并可能严重影响互连结构的可靠性。
[高] 侧壁形貌弯曲或锥度异常：聚合型钝化气体与刻蚀物种之间的平衡不当会导致侧向刻蚀（弯曲）或过度的侧壁沉积（锥度异常）。这种几何形状的偏差会改变通孔的结构完整性，产生作为应力集中点的尖锐几何波动。
[中] 刻蚀不完全（欠刻蚀）/ 微负载效应：在高深宽比结构中，微负载效应会降低活性中性粒子的输运效率以及从沟槽底部排出挥发性副产物的效率。这会留下残留的介电材料，形成绝缘阻挡层，从而阻碍后续金属化步骤中的电气连接。
[低] 过度的热机械应力产生：在不稳定的刻蚀工艺中形成的尖锐底部圆角或侧壁扇贝状形貌，由于介电材料与后续填充材料之间的热膨胀系数（CTE）不匹配，会起到应力集中点的作用。在热循环过程中，这种局部应力可能引发钝化层堆叠中的微裂纹，进而导致结构失效。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战