Si Etch - 40nm BSI CMOS Image Sensor 40nm 工艺步骤

随着器件尺寸的缩小，诸如凹槽效应或 RIE 滞后等等离子体诱导现象变得更加显著，需要先进的工艺控制来维持不同图形密度下刻蚀深度的均匀性。

在背照式（BSI）CMOS图像传感器中，有源光电二极管阵列从晶圆背面接收光线，这要求通过减薄后的硅衬底将正面布线的焊盘暴露出来 （工程实践）。在完成初步的背面平坦化和光刻步骤后，执行 Si Etch 步骤，以选择性地去除终端金属焊盘上方的块体硅。该工艺创建了一个深孔或沟槽结构，在物理上穿透衬底，并精确终止于下方的焊盘氧化层或接触刻蚀停止层（CESL）。如所示，从晶圆背面进行的各向异性反应离子刻蚀（RIE）对于形成垂直

互连路径至关重要，且不会损害周围的集成器件架构。通过有效地清除硅，该步骤直接为后续的 Pad Oxide 和 CESL 刻蚀序列做好了准备，确保了通往焊盘的电气通路畅通无阻。硅的去除是由等离子体刻蚀所特有的化学反应与物理溅射协同机制驱动的。低压放电等离子体中产生的中性自由基通过反应形成挥发性副产物，主导了硅晶格的化学刻蚀。同时，施加的射频（RF）场在电极上产生自偏压，加速带正电的离子向晶圆表面移动。这些高能离子轰击暴露的硅，在增强沟槽底部局部化学反应速率的同时，抑制了侧壁的横向刻蚀，从而获得高度各向异性的垂直轮廓。此外，添加特定的钝化气体可以调节等离子体化学，在侧壁上形成非挥发性聚合物薄膜，从而防止各向同性钻蚀并维持关键尺寸。之所以选择 RIE 而非传统的湿法化学刻蚀，是因为 KOH 刻蚀等湿法方法受晶体取向的严格限制，无法实现高密度先进布局所需的垂直轮廓。为了防止击穿下方的介电层，必须调整等离子体化学性质，以最大化硅对 SiO₂ 的选择比。这种选择比通常通过调整刻蚀气体与钝化气体的比例来实现，其中聚合物沉积前驱体有选择地保护氧化物，同时允许硅持续被消耗。射频功率、腔体压力和偏置电压等工艺参数动态相互作用，以平衡物理离子轰击通量与化学自由基浓度。过高的离子能量可能导致近表层晶格位移和非晶化，而能量不足则会导致严重的 RIE 滞后或沟槽底部清理不彻底的风险。在纳米尺度技术节点，空间缩放严格限制了背面焊盘开口的允许间距和关键尺寸（CD）（工程实践）。随着器件尺寸的缩小，诸如凹槽效应或 RIE 滞后等等离子体诱导现象变得更加显著，需要先进的工艺控制来维持不同图形密度下刻蚀深度的均匀性。此外，深背部刻蚀与有源晶体管的接近要求对等离子体诱导的充电损伤进行精确控制。这种电荷积累可能会诱导高电场，从而损害栅氧化层的完整性，最终增加相邻电路的指数级亚阈值漏电流。因此，在 40nm BSI 封装中，平衡各向异性刻蚀速率与严格的缺陷及轮廓控制是一项至关重要的工程要求。

[高] RIE滞后效应 (RIE Lag) 与微负载效应 (Micro-loading)：由于等离子体物质在狭窄的高深宽比开口中的传输受到限制，导致较小特征尺寸的刻蚀速率低于较大特征尺寸，从而产生刻蚀深度差异。这会导致关键键合焊盘（bond pads）上的硅残留不完全，进而阻碍后续的电气接触 （工程实践）。
[高] 等离子体诱导表面损伤 (Plasma-Induced Surface Damage)：受自偏压加速的高能正离子轰击沟槽底部，导致近表面晶格位移及严重的非晶化。如果过刻蚀穿透了保护性焊盘氧化层，这种结构紊乱可能会延伸至下方的导电层，从而显著增加接触电阻。
[中] 各向同性侧蚀 (Isotropic Undercut/Notching)：不平衡的等离子体化学反应或侧壁钝化不足，使得中性自由基沿横向与硅发生自发反应。这会破坏通孔的垂直度，可能导致相邻的隔离结构暴露，或引起键合焊盘开口处的机械不稳定性。
[中] 等离子体充电损伤 (Plasma Charging Damage)：在等离子体工艺过程中，由于电子和离子的遮蔽效应差异，高深宽比沟槽底部可能会出现局部电荷积累。这种积累的电荷会在下方结构中诱发高垂直电场，导致介质退化以及附近场效应晶体管（FET）阈值电压的剧烈漂移。
[低] 聚合物残留污染 (Polymer Residue Contamination)：使用钝化气体来增强各向异性，会促使非挥发性含碳和含氟薄膜在硅表面沉积。如果在随后的灰化步骤中未能彻底清除这些绝缘残留物，它们将形成阻挡层，阻止与键合焊盘建立良好的电气连接 （工程实践）。

随着器件尺寸的缩小，诸如凹槽效应或 RIE 滞后等等离子体诱导现象变得更加显著，需要先进的工艺控制来维持不同图形密度下刻蚀深度的均匀性。

[高] RIE滞后效应 (RIE Lag) 与微负载效应 (Micro-loading)：由于等离子体物质在狭窄的高深宽比开口中的传输受到限制，导致较小特征尺寸的刻蚀速率低于较大特征尺寸，从而产生刻蚀深度差异。这会导致关键键合焊盘（bond pads）上的硅残留不完全，进而阻碍后续的电气接触 （工程实践）。
[高] 等离子体诱导表面损伤 (Plasma-Induced Surface Damage)：受自偏压加速的高能正离子轰击沟槽底部，导致近表面晶格位移及严重的非晶化。如果过刻蚀穿透了保护性焊盘氧化层，这种结构紊乱可能会延伸至下方的导电层，从而显著增加接触电阻。
[中] 各向同性侧蚀 (Isotropic Undercut/Notching)：不平衡的等离子体化学反应或侧壁钝化不足，使得中性自由基沿横向与硅发生自发反应。这会破坏通孔的垂直度，可能导致相邻的隔离结构暴露，或引起键合焊盘开口处的机械不稳定性。
[中] 等离子体充电损伤 (Plasma Charging Damage)：在等离子体工艺过程中，由于电子和离子的遮蔽效应差异，高深宽比沟槽底部可能会出现局部电荷积累。这种积累的电荷会在下方结构中诱发高垂直电场，导致介质退化以及附近场效应晶体管（FET）阈值电压的剧烈漂移。
[低] 聚合物残留污染 (Polymer Residue Contamination)：使用钝化气体来增强各向异性，会促使非挥发性含碳和含氟薄膜在硅表面沉积。如果在随后的灰化步骤中未能彻底清除这些绝缘残留物，它们将形成阻挡层，阻止与键合焊盘建立良好的电气连接 （工程实践）。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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