40nm BSI CMOS Image Sensor预览

，最终实现了垂直低电阻互连，从而最大限度地减少了电源或信号传输路径中的IR压降和寄生电感 [A1]。PMD 1蚀刻主要依赖于利用氟碳基等离子体的反应离子蚀刻（RIE），以选择性地去除基于SiO₂的介质 [P1]。其基本机制由离子-化学协同反应驱动，即定向离子轰击破坏表面化学键，同时中性氟自由基形成挥发性副产物 [P1]。随着蚀刻深入PMD层，该工艺受到深宽比相关蚀刻（ARDE）的严重影响 [P2]。ARDE现象的产生是因为在高深宽比结构底部，受几何遮蔽效应影响，中性反应物输运受限，导致其输送量减少 [P2]。为了抵消横向蚀刻并保持垂直侧壁，等离子体中自然产生的氟碳聚合物会沉积在侧壁上作为保护钝化层，这模仿了高深宽比各向异性蚀刻中广泛使用的钝化机制 [P3]。选择氟碳化学工艺明确是由于其具有高各向异性，并能针对底层或相邻的金属和多晶硅结构保持稳健的选择比 [P1]。垂直蚀刻速率与侧壁粗糙度之间的微妙平衡由蚀刻自由基与钝化聚合物前驱体的比例决定 [P3]。射频（RF）偏置功率是一个关键的调节参数；较高的RF功率增加了轰击离子的动能，这增强了垂直蚀刻速率，但可能导致蚀刻表面受到物理损伤，或严重降低掩模的选择比 [P1]。此外，管理蚀刻过程中的衬底温度至关重要，因为高温会降低蚀刻抑制聚合物层的稳定性，使工艺从表面反应控制机制转变为中性输运限制机制 [P2]。在纳米尺度技术节点，严格的设计规则对深孔和焊盘开口过程中的关键尺寸（CD）控制提出了精确要求 [P2]。极高的集成密度要求这些深层介质蚀刻不能引起过大的应力或等离子体充电损伤，否则可能导致极薄的底层栅极介质退化，或无意中改变器件阈值电压 [T2]。因此，采用多步PMD蚀刻方法来动态调整蚀刻与钝化之间的平衡，以防止出现完全蚀刻停止或严重的轮廓畸变，否则这些问题将损害最终金属化填充的完整性 [P3]。