40nm BSI CMOS Image Sensor预览

ILD 6-4 Etch

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ILD 6-3 Etch

ILD 6-2 Etch
268METAL 8 (DBI Pad) TRENCH - Photo269ILD 6-6 (WBL) Etch270ILD 6-5 Etch271Ashing & Strip/Clean272VIA 7 (DBI Via) - Photo273ILD 6-5 Etch274ILD 6-4 Etch275ILD 6-3 Etch276ILD 6-2 Etch277ILD 6-1 Etch278Ashing & Strip/Clean279Ta-based liner deposition280Cu Seed deposition281Metal 6 Cu deposition282Cu CMP283Ta-based liner CMP284Final Oxide CMP285Post CMP Cleaning

工艺截面图

DBI · D8 · ILD 6-3 Etchgate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)TiSi (low-temp anneal)n- LDD (31P+, self-aligned)P-pinning (11B+)P+ VSS contact (11B+)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)PRSiO2CESLAlCuTaPMD 5 (SiO2)PMD 4 (SiO2)MET0 (W)PMD 3 (SiO2 · CMP overburden)W (contact fill)PMD 2 (SiO2 · body segment)TiN (barrier)Ti (adhesion)Ti/TiN linerPMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)

本步要点

必须持续调整 RF 偏置功率和气体流量比,以保持陡峭的侧壁轮廓并实现精确的刻蚀深度,同时避免穿透下方的刻蚀停止层 。

原理展开

在亚微米间距直接键合互连(DBI)的形成过程中,层间介质(ILD)堆叠具有高度异构性,以同时满足电气隔离和后续平坦化的要求 。在光刻和初始掩模开口步骤(ILD 6-5 和 6-4)之后,ILD 6-3 刻蚀步骤作为主要的本体介质图形转移阶段 。它为最终将进行混合晶圆对晶圆键合的 Cu 焊盘准备了空腔 。通过将整体互连刻蚀划分为多个离散步骤,该工艺精确控制了穿过各种光学层、掩模层和介质层(如 low-k、SiCN 或 SiO₂)的过渡过程,同时最大限

度地减少了侧壁弯曲(bowing)和微沟槽(micro-trenching)效应 。该干法刻蚀步骤的核心机制涉及使用特定比例的氟碳气体与氧气或氩气的反应离子刻蚀(RIE),以平衡物理轰击与化学挥发 。等离子体将进气分解为氟自由基和重离子,这些离子轰击介质表面以断开 Si-O 和 Si-C 键,形成挥发性副产物 。为了防止通孔或沟槽侧壁弯曲,聚合前驱体在连续向下刻蚀的过程中会在侧壁上沉积一层保护性的氟碳薄膜 。控制离子能量以及氟碳气体与氧气的比例对于保持刻蚀方向性并限制等离子体对周围介质结构的损伤至关重要 。选择多步干法刻蚀序列而非单步连续刻蚀,是出于应对复杂 BEOL 堆叠中不同刻蚀电阻率的需要,该堆叠通常包括介质层、刻蚀停止层和覆盖层 。如果硬掩模与本体介质之间的刻蚀选择比不足,掩模可能会过早腐蚀,导致通孔顶部变宽,进而带来 RC 延迟损失 。此外,控制氟自由基浓度可确保侧壁氟化维持在可控范围内;虽然一定程度的氟化可以通过形成氟硅玻璃(FSG)有益地降低局部介电常数,但过量的掺入会降低机械可靠性和结构完整性 。因此,必须持续调整 RF 偏置功率和气体流量比,以保持陡峭的侧壁轮廓并实现精确的刻蚀深度,同时避免穿透下方的刻蚀停止层 。对于采用芯片对芯片或晶圆对晶圆混合键合的 40nm BSI CMOS 图像传感器,几何缩放需求要求极细间距的互连 。在这些尺寸下,密集图形和孤立图形之间刻蚀轮廓或深度负载的微小偏差,都可能直接影响后续的 Cu 填充和 CMP 工艺 。由于混合键合的成功很大程度上取决于能否获得近乎完美的平坦表面,且 Cu 相对于介质的凹陷量必须得到精确控制,因此 ILD 6-3 步骤必须产生高度均匀的垂直轮廓,以防止 Cu 体积变化,否则会导致键合后热退火期间无法实现完整的 Cu-Cu 接触 。

风险与挑战

  • [High] 刻蚀形貌弯曲 / 各向异性丧失:在碳氟化合物等离子体刻蚀过程中,聚合物沉积与离子轰击失衡会导致介质侧壁发生横向刻蚀 。这会导致相邻互连结构过于接近,增加寄生电容或导致细间距 DBI 结构发生电气短路 。
  • [High] 硬掩模侵蚀 / 过早腐蚀:在高 RF 偏压下,金属硬掩模与本体介质之间的刻蚀选择比不足,可能导致掩模在达到目标深度之前就发生腐蚀 。这会扩大沟槽或通孔顶部的关键尺寸 (CD),从而引发对准问题并可能导致通孔间漏电 。
  • [Medium] 等离子体诱导的介质损伤:过度暴露于反应性氧或过量的氟自由基会耗尽低 k 介质薄膜中的碳,并以缺陷结构取代疏水性的 Si-CH3 键 。这种局部的结构塌陷会增加有效 k 值,并使材料易于吸湿,从而降低 TDDB 寿命 。
  • [Medium] 刻蚀停止层 (ESL) 着陆不完整 / 深度负载效应:晶圆上不均匀的刻蚀速率或沟槽底部的局部离子偏转可能导致图案深度出现差异 。如果刻蚀无法均匀地停止在底层的 ESL 上,就会产生深度负载偏差,从而使后续的 Cu 填充和 CMP 阶段变得复杂,直接威胁到成功实现混合键合所必需的超平坦表面 。

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