40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

最初，必须在TiN阻挡层上形成一层薄的成核层，通常利用硅烷（SiH4）还原WF6，这能提供快速沉积并缩短诱导时间。

原理展开

在40nm BSI CMOS图像传感器中，下部垂直栅格充当深层的光学和电气隔离墙，以抑制相邻光电二极管像素之间的串扰*（工程实践）。此下部垂直栅格沉积步骤填充了在前序步骤中已完成图案化并衬有阻挡层的深宽比沟槽（工程实践）。它与上部LS/孔径栅格沉积不同，因为下部栅格延伸至像素隔离结构更深处，呈现出极高的深宽比，这对实现无空洞间隙填充构成了严峻挑战（工程实践）*。在随后的化学机械平坦化（CMP）步骤对阵列进行平坦化处理之前，必须进行完全的金属填充以提供最大的光学不透

明度和结构完整性。此外，底部的阻挡层用于防止高活性的沉积前驱体在此整体填充过程中侵蚀硅或氧化物。物理沉积机制依赖于六氟化钨（WF6）在多步成核和整体填充序列中的化学还原反应。最初，必须在TiN阻挡层上形成一层薄的成核层，通常利用硅烷（SiH4）还原WF6，这能提供快速沉积并缩短诱导时间。为了克服深接触孔中连续SiH4还原典型的差台阶覆盖率问题，通常引入脉冲化学气相沉积（CVD）或原子层沉积（ALD）模式。这涉及由惰性气体吹扫隔开的WF6/SiH4反应的时间序列循环，使反应保持在表面控制状态而非传质控制状态。成核后，整体钨填充由氢（H2）还原WF6驱动，该反应路径因其在狭窄深形貌中出色的共形性而被专门选择。选择钨作为此下部栅格是由于其优异的台阶覆盖能力和稳健的耐火特性*（工程实践）*。沉积薄膜的宏观电气和机械性能在很大程度上取决于其微观晶相。具体而言，热力学稳定的α相（α-W）呈现体心立方结构，与亚稳态的β相（β-W）相比，其电阻率显著降低。通过在初始成核阶段策略性地施加含硅材料，所得的含掺杂剂钨籽晶层可以有效抑制多余的成核，促进晶粒生长，从而在整体填充中形成低电阻的α-W相。此外，优化SiH4的表面预处理可产生富硅活性位点，从而显著提高成核密度，进而增强应对后续W CMP步骤中剧烈剪切应力所需的界面附着强度。

风险与挑战

[高] CMP 后钨层分层 (Post-CMP Tungsten Delamination)：沉积的钨膜与底层阻挡层之间的附着力不足，会导致在剧烈的化学机械抛光步骤中出现大范围剥离。这种失效通常源于成核密度不足，或是由于杂质扩散（例如来自替代还原剂的硼）穿透阻挡层堆叠导致的界面减弱。
[高] 沟槽中形成空洞或缝隙 (Void or Seam Formation in Trench)：在超高深宽比结构中，标准的连续 CVD 动力学可能会从表面控制转变为质量传输控制，从而导致沟槽顶部过早发生“夹断” (pinch-off) 。这会留下内部空洞或中心缝隙，从而降低栅格的光学隔离效率和结构完整性 （工程实践）。
[中] 栅格线电阻升高 (Elevated Grid Line Resistance)：如果成核层沉积参数控制不当，后续沉积的本体钨可能主要以亚稳态的高电阻率 β-相（A15 结构）生长，而非理想的 α-相（BCC 结构）。这会严重降低栅格结构的导电性能，特别是在晶界散射占主导地位的高度微缩纳米几何结构中。
[低] 前驱体侵蚀（火山缺陷，Volcano Defects）：如果阻挡层不足或成核层过薄，本体填充步骤中使用的强反应性 WF6 前驱体可能会扩散穿过薄弱点，并剧烈侵蚀底层的硅或钛层。这种寄生反应会产生诸如 TiF4 之类的挥发性副产物，导致大规模的膨胀缺陷，通常被称为“火山”缺陷。

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