Lower Vertical Grid Barrier Deposition

TiN或TaN形成致密的阻挡层，提高扩散活化能并降低扩散系数，确保后续工艺中的结构完整性。

在通过之前的氧化物栅格密封层刻蚀（Oxide Grid Seal Layer Etch）和清洗步骤定义沟槽结构后，下垂直栅格阻挡层沉积（Lower Vertical Grid Barrier Deposition）会在深隔离沟槽内形成一层共形保护层*（工程实践）。该步骤与水平方向的LS/孔径栅格阻挡层沉积（LS/Aperture Grid Barrier Deposition）有本质区别，因为下垂直栅格沟槽具有极高的深宽比，需要高度共形的涂覆技术，而非标准的平面沉积（工程实践）*。该阻挡层作为

后续下垂直栅格沉积（Lower Vertical Grid Deposition）的关键附着力促进剂和物理扩散阻挡层，通常涉及主要间隙填充金属的化学气相沉积（CVD）。通过对沟槽进行封装，阻挡层可确保后续的金属CMP工艺和电气操作不会出现结构分层或界面退化。其核心处理机制依赖于引入超薄扩散阻挡层以抑制金属原子向相邻电介质或硅中扩散，这对于减轻导致器件漏电的深能级陷阱形成至关重要。TiN或TaN等高熔点过渡金属氮化物具有致密的结构和稳固的金属-氮键，能显著提高扩散活化能并降低扩散系数。为了均匀涂覆陡峭的沟槽侧壁，原子层沉积（ALD）利用金属前驱体的自限制表面吸附，随后暴露于反应气体或等离子体产生的自由基中，从而驱动氮化和配体去除。这种交替的半周期反应机制遵循表面受限反应原理，确保了亚纳米级的厚度控制，且不受复杂三维沟槽形貌的影响。得益于其稳定的立方相、高密度以及对原子迁移的强大阻挡能力，TiN通常通过远程等离子体ALD（Remote Plasma ALD）进行沉积。选择远程等离子体ALD的原因在于，远程产生反应物种可显著减少对脆弱沟槽侧壁的直接离子轰击损伤，同时还能确保在较低温度下实现高质量、高组分纯度的薄膜生长。此外，尽量减小阻挡层厚度至关重要；阻挡层所占用的任何空间都会按比例减少高导电性栅格填充金属的可用体积，从而增加集成结构的整体电阻。在纳米尺度像素节点，光学和电气隔离结构的空间体积受到严重制约，严格限制了衬垫层的最大允许厚度。传统的物理气相沉积（PVD）方法在这些高深宽比的垂直几何结构中台阶覆盖率较差，往往导致悬突并在底部涂覆完成前出现过早的沟槽夹断（Pinch-off）。因此，在接近5至纳米尺度的极限厚度下，必须依靠基于表面热力学和自限制反应动力学的共形ALD工艺，以保持阻挡层的连续完整性。

[高] 阻挡层台阶覆盖失效：前驱体向高深宽比沟槽内扩散不完全，或反应物过早耗尽，导致沟槽底部的阻挡层变薄 （工程实践）。这将严重削弱阻挡层的屏蔽性能，使金属原子能够扩散到周围的介质中，并产生深能级陷阱，从而导致器件漏电 [P1, P3]。
[中] 配体去除不完全（杂质引入）：在 ALD 半反应周期中，等离子体暴露时间不足或自由基密度不够，导致无法完全从化学吸附的前驱体中去除有机配体或卤素配体。残留的杂质会破坏金属-氮晶格，降低薄膜密度并增大其电阻率，从而损害其扩散阻挡能力。
[低] 等离子体诱导的衬底损伤：如果远程等离子体源调节不当，高能离子可能会到达沟槽侧壁的下部，将动能传递给暴露的硅或介质。这种轰击会在界面处产生局部缺陷态，从而降低相邻图像传感器像素的暗电流性能 （工程实践）。

TiN或TaN形成致密的阻挡层，提高扩散活化能并降低扩散系数，确保后续工艺中的结构完整性。

[高] 阻挡层台阶覆盖失效：前驱体向高深宽比沟槽内扩散不完全，或反应物过早耗尽，导致沟槽底部的阻挡层变薄 （工程实践）。这将严重削弱阻挡层的屏蔽性能，使金属原子能够扩散到周围的介质中，并产生深能级陷阱，从而导致器件漏电 [P1, P3]。
[中] 配体去除不完全（杂质引入）：在 ALD 半反应周期中，等离子体暴露时间不足或自由基密度不够，导致无法完全从化学吸附的前驱体中去除有机配体或卤素配体。残留的杂质会破坏金属-氮晶格，降低薄膜密度并增大其电阻率，从而损害其扩散阻挡能力。
[低] 等离子体诱导的衬底损伤：如果远程等离子体源调节不当，高能离子可能会到达沟槽侧壁的下部，将动能传递给暴露的硅或介质。这种轰击会在界面处产生局部缺陷态，从而降低相邻图像传感器像素的暗电流性能 （工程实践）。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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