40nm BSI CMOS Image Sensor登录后免费

VSS 和外围 P-Well 接触区离子注入 (IIP) 步骤紧接在光刻图形化之后进行，旨在选择性地掺杂像素阵列中的接地连接以及外围逻辑电路中的体接触区 [P4]。其主要目的是形成重掺杂的 P+ 区域，从而在硅衬底与后续金属化层之间实现低电阻欧姆接触 [T2]。该步骤在功能上不同于早期的外围 P-Well IIP（步骤 #59），后者旨在建立深层、中等浓度的掺杂分布，以控制阈值电压并防止穿通效应 [T1]。