7nm FinFET 工艺代表了半导体工艺缩放的里程碑成就，融合了三维晶体管架构与有史以来在大规模制造中部署的最复杂的图形化和材料集成方案。在该工艺节点，晶体管的物理栅极长度缩小到经典平面器件物理学变得根本不充分的程度——来自单一栅极表面的静电控制不再能够抑制沟道长度效应。FinFET 架构通过将栅极电极环绕在高细硅鳍的三个侧面来解决这一问题，显著改善了栅极对沟道的静电控制，并使得在不牺牲关态漏电性能的前提下实现供电电压和阈值电压的持续缩放成为可能。
本 808 步工艺流程不仅反映了晶体管本身，还反映了将数十亿个此类器件连接到功能电路所需的超常集成复杂性。本流程中的每个模块代表一套精心编排的物理和化学变换，每个变换都受到所有先前步骤所建立的公差的约束。7nm 工艺节点也很重要，因为它是在极紫外光 (EUV) 光刻开始取代最关键图形化层之前，使用深紫外 (DUV) 浸入式光刻广泛制造的最后一个节点——这意味着间距分割技术（如自对齐双重和四重图形化）在本流程中承载着巨大的集成负担。
FEOL 在硅衬底中及其上方建立晶体管结构。它跨越 WFR、STI、GATE、SD 和后续模块的基础部分。
工艺流程从散体硅起始晶圆开始。在 7nm 工艺节点，晶圆表面质量至关重要，因为鳍的形成将在后来依赖于该衬底的晶体完美性。即使这个阶段的亚单层污染也会在随后数十个外延和热处理步骤中传播缺陷。
STI 在相邻器件区域之间提供电隔离。该工艺序列遵循一个成熟但日益具有挑战性的流程：热生长垫氧化物以缓解硅表面的应力，随后通过 PECVD 沉积硅化物硬掩膜。光刻定义的刻蚀随后将沟槽开口到硅中，之后用沉积的氧化物填充。在 7nm 的几何尺寸下，沟槽纵横比非常大，需要具有异常共形性和无空隙填充能力的介质填充工艺。
一个关键的集成考量是 鳍的显露：在 STI 填充和平坦化之后，STI 氧化物的受控凹陷露出硅鳍的上部分。该凹陷的高度和均匀性直接决定了有效鳍高，这控制了驱动电流。此处的不均匀性会在晶片上产生系统性的晶体管失配。
7nm 工艺节点采用 替代金属栅 (RMG) 方案，也称为后栅工艺流程。在 FEOL 处理期间，沉积并图形化一个牺牲性非晶硅虚拟栅以定义栅足迹。虚拟栅用作尺寸占位符——它在高温源/漏退火周期中保持不变，而不污染最终栅介质界面。在这个阶段集成一个厚二氧化硅层用于需要较厚栅介质的 I/O 器件，在同一晶圆内建立 双栅氧化物 策略。
在虚拟栅和 栅间隔层 就位后，形成源和漏区域。间隔层——由 原子层沉积 (ALD) 使用氧化碳氮化硅和氮化硅材料沉积——有两个目的：它们在侧向上从栅边缘偏移源/漏以减少寄生电容，并且它们在选择性外延生长期间充当硬掩膜。低氮氧化碳氮化物组成经精心选择以平衡刻蚀选择性、介电常数和界面质量。
选择性外延生长将源和漏区域提升到鳍表面上方，使得能够实现更高的掺杂浓度而不对鳍造成损伤，并提供增强沟道中载流子迁移率所需的压应变或拉应变。在这个阶段使用基于碳的旋涂硬掩膜和 ALD 氧化物光刻辅助层反映了独立地使用紧凑覆盖控制来图形化 NMOS 和 PMOS 区域的需要。
中段工艺——跨越 POP、RMG 和 CON 模块——将晶体管端口连接到第一金属互连层。它是整个工艺流程中集成强度最高的部分之一。
在源/漏形成后，晶圆用通过 ALD 沉积的 硅化物接触蚀刻阻挡层 (CESL) 进行包装，随后是 可流动 CVD 金属前介质。可流动氧化物在这个规模是必不可少的，因为常规 CVD 氧化物不能在鳍和栅堆栈之间的狭窄间隙中填充而不留下空隙。随后的蒸汽退火将沉积态可流动材料转换为密实的、化学计量的氧化物。
化学机械平坦化随后暴露虚拟栅的顶部。在 RMG 模块中，虚拟非晶硅通过湿刻蚀选择性去除，并清洁栅沟槽以暴露鳍表面。通过 ALD 沉积超薄 高-k 介质——通常基于铪——以形成栅绝缘体，随后是功函数金属沉积和低电阻率金属填充。精确控制功函数金属厚度、组成和使用 原子层刻蚀 的凹陷控制使得能够在同一 RMG 沟槽内独立调谐 NMOS 和 PMOS 阈值电压。
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