Oxide Hard Mask Removal - 40nm 工艺步骤

工艺参数——如刻蚀剂浓度、温度和自由基通量——必须严格控制，以平衡去除速率与过刻蚀风险。

氧化硬掩模（Oxide Hard Mask）去除步骤被战略性地安排在深沟槽隔离（DTI）SiN填充物的平坦化和湿法刻蚀清理之后。在工艺流程的这一阶段，此前曾作为高深宽比深反应离子刻蚀（DRIE）硅沟槽的坚固模板的氧化硬掩模已完成了其结构使命。若保留该厚氧化层，将破坏后续浅沟槽隔离（STI）模块所需的形貌基准，因为该模块依赖于沉积一层全新的、原始的SiN/SiO硬掩模叠层。通过完全剥离这种牺牲氧化物，工艺重置了晶圆表面，暴露出有源硅（或薄垫氧化层），以确保下游SiN硬掩

模沉积所需的良好附着力和均匀厚度。该步骤与后期的氧化硬掩模刻蚀（Oxide Hard Mask Etch）有着本质区别，因为它代表的是一种全域各向同性剥离，而非各向异性的图形转移操作 （工程实践）。

这种去除工艺的物理和化学机制依赖于高选择性的各向同性刻蚀，最常用的是基于氢氟酸（HF）的湿法化学工艺。氟基水溶液与二氧化硅基质反应形成挥发性或水溶性副产物，在相邻的裸硅和新平坦化的SiN DTI填充物上实现了近乎完全的选择性。或者，也可以采用化学下游刻蚀（Chemical Downstream Etching）或远程等离子体工艺，利用中性氟自由基在不产生直接离子轰击所带来的物理溅射的情况下对氧化物进行化学还原。当采用干法等离子体技术时，引入氢自由基作为钝化剂，可以瞬时保护相邻的氮化硅表面，从而提高整体刻蚀选择性并防止材料的非预期损耗。

选择高选择性湿法HF刻蚀还是精细调制的下游等离子体，取决于是否需要避免对有源硅表面和沟槽结构造成物理损伤。此处通常避免使用直接电容耦合等离子体刻蚀，因为高能离子轰击会诱导表面非晶化并产生非选择性的物理溅射。工艺参数——如刻蚀剂浓度、温度和自由基通量——必须严格控制，以平衡去除速率与过刻蚀风险。处理不足会导致微观氧化物残留，而过度暴露则存在侵蚀结构性沟槽衬垫氧化物的风险，可能导致相邻隔离间隙壁出现结构性夹止（pinch-off）或锥化。

在40nm节点的背照式（BSI）CMOS图像传感器工艺中，保持有源区和DTI边界的晶格完整性至关重要。在此剥离过程中引入的任何表面粗糙度或物理损伤都会产生界面陷阱态，进而成为Shockley-Read-Hall（SRH）复合中心。这些缺陷会局部缩短光生载流子的寿命，并在最终的传感器阵列中表现为严重的暗电流或坏点缺陷。此外，均匀的掩模去除可以防止局部机械应力梯度传递到有源沟道中，否则这些应力会调节载流子迁移率并导致晶体管亚阈值特性退化。

[高] DTI 填充凹陷与衬层刻蚀：如果超过工艺窗口，长时间暴露于氧化物刻蚀剂中会意外刻蚀沟槽衬层氧化物。这种局部刻蚀会破坏硅与沟槽填充物之间的物理阻挡层，从而削弱电隔离并增加像素串扰。
[高] 硬掩膜去除不完全：刻蚀剂浓度不理想或存在局部输运限制，可能导致有源硅表面残留氧化物岛。这些残留物会干扰后续 SiN 硬掩膜沉积的均匀成核，导致下游 STI 刻蚀过程中出现微掩膜缺陷。
[中] 有源区表面粗糙化：如果使用干法等离子体剥离工艺而没有足够的氢钝化或化学下游隔离，未衰减的离子轰击或剧烈的自由基刻蚀可能会使暴露的有源硅表面粗糙化。这种粗糙度会产生硅界面陷阱，这些陷阱充当 SRH 复合中心，直接导致暗电流增加并降低光电二极管的响应度。
[中] 有源边界处的边角损失：各向同性去除厚氧化物掩膜可能会在 DTI 结构边界处引起横向刻蚀，导致邻近隔离材料出现边角圆化或锥形化。这种几何失真会增强器件工作时的局部电场，从而加剧亚阈值漏电并降低热力学关断状态的控制能力。

工艺参数——如刻蚀剂浓度、温度和自由基通量——必须严格控制，以平衡去除速率与过刻蚀风险。

[高] DTI 填充凹陷与衬层刻蚀：如果超过工艺窗口，长时间暴露于氧化物刻蚀剂中会意外刻蚀沟槽衬层氧化物。这种局部刻蚀会破坏硅与沟槽填充物之间的物理阻挡层，从而削弱电隔离并增加像素串扰。
[高] 硬掩膜去除不完全：刻蚀剂浓度不理想或存在局部输运限制，可能导致有源硅表面残留氧化物岛。这些残留物会干扰后续 SiN 硬掩膜沉积的均匀成核，导致下游 STI 刻蚀过程中出现微掩膜缺陷。
[中] 有源区表面粗糙化：如果使用干法等离子体剥离工艺而没有足够的氢钝化或化学下游隔离，未衰减的离子轰击或剧烈的自由基刻蚀可能会使暴露的有源硅表面粗糙化。这种粗糙度会产生硅界面陷阱，这些陷阱充当 SRH 复合中心，直接导致暗电流增加并降低光电二极管的响应度。
[中] 有源边界处的边角损失：各向同性去除厚氧化物掩膜可能会在 DTI 结构边界处引起横向刻蚀，导致邻近隔离材料出现边角圆化或锥形化。这种几何失真会增强器件工作时的局部电场，从而加剧亚阈值漏电并降低热力学关断状态的控制能力。

40nm BSI CMOS Image Sensor预览

工艺截面图

本步要点

原理展开

风险与挑战

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