40nm BSI CMOS Image Sensor

硅全深槽刻蚀是 40nm 背照式（BSI）CMOS 图像传感器（CIS）工艺流程中的关键步骤，旨在形成深槽隔离（DTI）结构 [P4]。DTI 在物理上是阻挡少数载流子横向扩散所必需的，从而大幅降低高度微缩的相邻像素之间的电学和光学串扰 [P4]。之前的氧化物硬掩模刻蚀提供了稳健且高选择比的模板，以承受长期且激进的硅深槽刻蚀化学反应 [P3]。生成垂直度完美且平滑的槽形貌是后续去胶、清洗和 SiN 填充步骤的绝对先决条件 [A1]。若不能严密控制槽形貌，后续的共形薄膜沉积将过早发生挤压（pinch off），导致键孔（keyhole）空洞，从而损害器件的隔离完整性 [A1]。

该各向异性刻蚀的基本机制依赖于基于 Bosch 原理的时分复用深反应离子刻蚀（DRIE）工艺 [P1]。该工艺在各向同性的化学硅刻蚀和保护性侧壁钝化步骤之间系统地交替进行 [P1]。在刻蚀阶段，SF6 等离子体产生高活性的氟自由基，这些自由基与硅晶格发生化学反应，形成挥发性的 SiFx 副产物 [P2]。在钝化阶段，C4F8 等气体的分解产生氟碳聚合物，覆盖整个槽表面 [P1]。各向异性是通过等离子体鞘层加速的定向离子轰击来实现的，该轰击选择性地物理溅射去除槽底部的聚合物，同时保持垂直侧壁的保护层完整 [P3]。随着槽深度增加，自由基传输变得受扩散限制，离子通量衰减，因此需要动态调整参数（例如持续增加偏置功率）以维持去钝化效率并防止刻蚀停止 [P3]。

材料和方法的选择受限于平衡刻蚀速率、垂直度和掩模选择比的严格要求 [P1]。三步法 DRIE 工艺因引入了专用的“穿透（breakthrough）”步骤，通常比传统的两步法更受青睐 [P1]。这种解耦使得穿透步骤能够完全依赖高能离子轰击去除底部聚合物，从而使主刻蚀步骤能够专注于优化硅的快速化学各向同性刻蚀 [P1]。此外，DRIE 的循环特性不可避免地会产生被称为扇形波（scallops）的周期性侧壁波纹 [P2]。为了减轻这一影响，可以在设备工序中集成利用负偏置的原位连续反应离子刻蚀（RIE）后处理 [A1]。负偏置增强了氩离子或氟离子的垂直动量，使反应向物理溅射偏移，从而选择性地腐蚀扇形波的凸起峰值，进而平滑侧壁 [P2]。

在 40nm BSI CIS 节点上，干法刻蚀的物理后果直接决定了器件的量子效率和噪声性能 [P3]。高能离子轰击在物理上切断了硅晶体的连续周期性势场，在侧壁表面留下了高密度的悬挂键和破坏的晶格结构 [T2]。这些结构缺陷在随后的热氧化过程中表现为界面陷阱态 [P4]。这些陷阱充当了高效的 Shockley-Read-Hall（SRH）复合中心，捕获光生少数载流子，导致光电二极管的响应度呈非线性退化 [P4]。此外，尖锐的几何角或残留的扇形波会加剧局部电场集中，推高亚阈值导通极限并加重暗电流的产生 [T1]。因此，严格控制等离子体的物理化学平衡对于最大限度地减少亚表面损伤并防止最终传感器阵列中的白点缺陷至关重要 [A2]。

• [High] 深宽比相关刻蚀（ARDE）与刻蚀停止：随着沟槽加深，F自由基的输运受到几何结构的限制，且定向离子能量因侧壁散射而衰减 [P3]。除非动态调节等离子体参数，否则这将导致刻蚀速率持续下降，并在达到目标深度之前最终停止垂直刻蚀 [P3]。

• [High] 侧壁扇贝纹与空洞形成：沉积和刻蚀循环固有的交替特性会在沟槽侧壁产生周期性的波纹（扇贝纹）[P2]。如果这些形貌未通过优化的刻蚀后 RIE 步骤进行平滑处理，将会阻碍后续介质层的共形性，从而在 SiN 填充步骤中导致锁孔（keyhole）空洞 [A1]。

• [Medium] 界面陷阱产生与暗电流升高：高能离子轰击会从根本上破坏沟槽侧壁的硅晶格对称性 [T2]。这种物理损伤产生的界面陷阱态会作为 Shockley-Read-Hall (SRH) 复合中心，消耗光生载流子，并显著增加图像传感器的暗电流 [P4]。

• [Medium] 掩模底切与选择比损失：如果氟碳聚合物钝化不足，或各向同性化学刻蚀时间过长，氟自由基会侧向侵蚀氧化物硬掩模下方的硅 [P1]。这种底切会加宽沟槽顶部，从而损害有源像素区域并降低空间隔离度 （工程实践）。

• [Low] 微掩模与硅草缺陷：在突破（breakthrough）步骤中氟碳聚合物去除不完全，或非挥发性副产物的再沉积，可能导致沟槽底部出现局部掩模 [P1]。随后在这些微掩模周围进行的各向异性刻蚀会留下高密度的针状硅残留物，即所谓的硅草（grass）[P1]。