40nm BSI CMOS Image Sensor预览

量 [P1]。该沉积过程的物理机制依赖于低温等离子体增强化学气相沉积 (PECVD) 或原子层沉积 (PEALD)，在不超过既有前段工艺金属互连的热预算限制下，形成高度保形的介质层 [P1]。在沉积过程中，前驱体分子经受等离子体激发，在硅表面形成固态 Si–O–Si 玻璃态网络，这一过程类似于氧化有机硅网络中观察到的结构致密化过程 [P2]（工程实践）。虽然建立稳定的 Si–O 键可以通过中和硅悬挂键提供一定程度的化学钝化，但等离子体环境本身会以高能离子轰击表面 [P1]。这种轰击可能会引入新的界面缺陷，如边界陷阱和氧空位，必须通过工艺参数调整加以精细管控，以防止陷阱辅助隧穿 [P1]。选择 SiO₂ 作为该掩模层是因为它表现出与硅衬底优异的稳定键合兼容性，且避免了在中间掩模步骤中使用如 HfO₂ 或 Al₂O₃ 等高 k 介质所带来的金属污染风险 [P1]。此外，SiO₂ 提供了高度可预测的离子阻止本领，使工程师能够为随后的背面钝化 IIP 精确调整注入深度剖面 [P1]。沉积工艺需要在薄膜密度和界面损伤之间进行严格的权衡：提高等离子体 RF 功率可增强氧化物的机械模量和交联密度，但会加剧等离子体对脆弱减薄衬底的损伤 [P1]。相反，较低的功率可最大限度地减少界面陷阱密度 (Dit)，但可能导致薄膜疏松，从而无法在注入过程中有效阻挡沟道效应离子 [P1]。在 40nm BSI CIS 架构中，高度缩小的像素间距对背面静电势和载流子复合动力学的控制提出了严苛要求 [P1]。氧化物硬掩模必须在晶圆范围内保持极高的厚度均匀性，以确保后续用于排斥界面少数载流子的场效应钝化注入具有完美的保形性 [P1]。如果硬掩模厚度发生波动，由此产生的注入电荷密度变化将直接调制局部亚阈值漏电流和暗电流，从而严重降低传感器的光学性能和动态范围 [T2]。