40nm BSI CMOS Image Sensor预览

W CMP

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TiN/Ti CMP

Post CMP Cleaning
133Metal 1 Gate, S/D Contact Opening - Photo134PMD 4 Etch135PMD 3 Etch136PMD 2 Etch137PMD 1 Etch138CESL 2 - Etch139CESL 1 - Etch140Pad Oxide Etch141Ashing & Strip/Clean142Ti Deposition143TiN Deposition144W Deposition145W CMP146TiN/Ti CMP147Post CMP Cleaning148Low Temperature Anneal

工艺截面图

CONTACT · B14 · TiN/Ti CMP (stop on SiO)P-pinning (11B+)P+ VSS contact (11B+)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)PMD 4 (SiO2)MET0 (W)PMD 3 (SiO2 · CMP overburden)W (contact fill)PMD 2 (SiO2 · body segment)TiN (barrier)Ti (adhesion)Ti/TiN linerPMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)gate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)n- LDD (31P+, self-aligned)

本步要点

在不引入微划痕或金属残留的前提下实现全局平坦化,对于确保中段工艺 (MOL) 互连的完整性至关重要 。

原理展开

在接触孔模块中,TiN/Ti 化学机械平坦化 (CMP) 步骤紧随钨 (W) 主 CMP 工艺之后执行 。在之前的步骤中,沉积了 Ti/TiN 叠层以衬垫接触孔,其中 Ti 用于吸附残留氧并降低金属-半导体接触势垒,而 TiN 作为扩散阻挡层,防止在 W 化学气相沉积 (CVD) 过程中 WF6 与下层结构发生反应 。金属-半导体接触的基本物理学原理决定了势垒高度是金属功函数和半导体电子亲和能的函数,因此精确集成 Ti/TiN 衬垫对于实现低接触电阻至关重要 。

在去除大块 W 之后,场区电介质上残留的 TiN 和 Ti 阻挡层必须被完全去除,以实现各个 W 接触插头的电学隔离 。此步骤为后续的 CMP 后清洗和低温退火工艺提供了所需的高度平坦化表面 。

TiN/Ti CMP 的物理和化学机制遵循“化学钝化-机械去除”的耦合序列 。在浆料环境中,过氧化氢 (H2O2) 等氧化剂驱动 Ti 和 TiN 表面上的电化学反应,形成纳米级的较软钝化层(如 TiOx)。这些钝化层的形成速率由材料的腐蚀电位、氧化动力学以及浆料的化学组成决定 。随后,抛光垫和磨粒施加的机械剪切应力持续去除该氧化膜,暴露出下方新鲜的金属,从而重复此循环去除过程 。该材料去除过程中的机械分量严格遵循 Preston 方程,即去除速率与施加的接触压力以及抛光垫与晶圆之间的相对速度成正比 。如果化学钝化速率超过机械去除速率,工艺将受限于机械去除;反之,则进入化学受限状态 。

阻挡层 CMP 的主要目标是针对 Ti 和 TiN 实现相对于暴露的 W 插头和下层层间介质 (ILD) 的高去除速率选择比 。离线电化学分析表明,增加氧化剂浓度可加速 Ti 和 TiN 的钝化速率,从而实现可调的去除速率 。为了防止在此阻挡层清除阶段对已暴露的 W 插头造成严重的碟形坑 (dishing),浆料中加入了表面活性腐蚀抑制剂,使其优先吸附在 W 表面,从而缓和局部的过刻蚀 。此外,必须仔细管理机械参数;施加过大的下压力会增加去除速率,但会显著加剧密集接触孔阵列中的氧化物腐蚀 。严格控制浆料内的磨粒尺寸分布也是必要的,因为异常大的颗粒或团聚体是产生局部高接触应力的主要来源,会导致严重的表面缺陷 。

对于 纳米尺度 背照式 (BSI) CMOS 图像传感器,由于器件对噪声和漏电流极其敏感,TiN/Ti CMP 工艺的约束条件格外严格 。随着接触插头尺寸缩小,钨的相对体积减小,这会升高基准器件电阻,使得任何由 CMP 引起的 W 凹陷都会对性能产生极大的损害 。此外,CMP 工艺中残留的金属污染物或捕获的磨粒可能会产生局部漏电路径,或阻碍后续的图案化步骤,从而严重降低像素阵列的良率 。因此,在不引入微划痕或金属残留的前提下实现全局平坦化,对于确保中段工艺 (MOL) 互连的完整性至关重要 。

风险与挑战

  • [高] 钨塞凹陷(Dishing)与内凹(Recess):在清除 Ti/TiN 阻挡层过程中,如果化学机械平衡未能通过腐蚀抑制剂的竞争性吸附来稳定,暴露的钨塞可能会发生剧烈的局部氧化和去除 。这种内凹会减小钨塞的导电体积,显著增加接触电阻 。
  • [高] 微划痕(Microscratch)缺陷产生:研磨液中存在异常大的磨粒或二次团聚体,会在抛光垫-晶圆界面产生局部接触应力,超过了钨膜或介质膜的塑性或脆性阈值 。这些深度划痕会损害结构完整性,并可能成为后续污染的捕获点 。
  • [中] 密集阵列中的介质侵蚀(Dielectric Erosion):为了清除不同形貌区域的残留 TiN/Ti 所需的长时间过抛光,可能导致底层层间介质(ILD)的局部变薄 。这种侵蚀会改变绝缘层的物理尺寸,并可能降低相邻导电特征之间的隔离电容 。
  • [中] 研磨液纳米颗粒污染:受静电吸附和化学吸附驱动,二氧化硅等研磨液磨粒可能会根据研磨液的 pH 值和材料的等电点,强力附着在带相反电荷的金属或介质表面 。如果在 CMP 后清洗过程中未能有效中和,这些残留的颗粒可能会阻碍后续的沉积工艺 。

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相关步骤

  • Metal 0 Gate and S/D Contact Opening - Photo
  • PMD 3 Etch
  • PMD 2 Etch
  • PMD 1 Etch
  • CESL 2 - Etch
  • CESL 1 - Etch