40nm BSI CMOS Image Sensor预览

ILD 2-2 Oxide Etch

186/ 417

Ashing & Strip/Clean

Ta-based liner deposition
184METAL 3 TRENCH - Photo185ILD 2-2 Oxide Etch186Ashing & Strip/Clean187Ta-based liner deposition188Cu Seed deposition189Metal 3 Cu deposition190Cu CMP191Ta-based liner CMP192Post CMP Cleaning193ILD 3-1 Deposition194ILD 3-2 Deposition195Pre Litho Cleaning196VIA 3 - Photo197ILD 3-2 Oxide Etch198ILD 3-1 SiCN Etch199Ashing & Strip/Clean

工艺截面图

MET3 · Ashing & Strip/CleanIO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)TiSi (low-temp anneal)n- LDD (31P+, self-aligned)P-pinning (11B+)P+ VSS contact (11B+)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)SiO2CESLCuTaPMD 5 (SiO2)PMD 4 (SiO2)MET0 (W)PMD 3 (SiO2 · CMP overburden)W (contact fill)PMD 2 (SiO2 · body segment)TiN (barrier)Ti (adhesion)Ti/TiN linerPMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)gate ox (SiO2, thermal)

本步要点

传统的高温氧等离子体会通过剥离 SiOCH low-k 介质中的甲基来诱发严重的等离子体诱导损伤(PID),使薄膜致密化并大幅提高其介电常数 。

原理展开

在 ILD 2-2 氧化物刻蚀之后,晶圆表面和沟槽侧壁会覆盖硬化的光刻胶和高度交联的氟碳(CFx)聚合物残留物 。此灰化与剥离/清洗步骤对于在随后的 Ta 基衬里沉积之前去除这些污染物至关重要 。如果清洗不彻底,这些残留物会阻碍阻挡层的共形沉积和附着,导致高接触电阻并引发后续工艺集成失败 。与早期的前段工艺清洗不同,这一特定的后段工艺步骤必须在彻底去除有机残留物与严密保护在 MET3 沟槽刻蚀过程中暴露的机械强度较弱的多

孔 low-k 介质之间保持仔细的平衡 。残留物去除通常涉及物理改性与湿化学溶解相结合的机制 。传统的高温氧等离子体会通过剥离 SiOCH low-k 介质中的甲基来诱发严重的等离子体诱导损伤(PID),使薄膜致密化并大幅提高其介电常数 。为了缓解这一问题,先进方法采用了其他低损伤处理工艺,例如将晶圆暴露在 纳米尺度 的 UV 辐射下 。这种 UV 光子能量会诱发氟碳残留物中 C-C 和 C-F 主链的光化学断链,从而降低其交联密度并使其结构变得松散 。随后的湿法清洗使用特定的溶剂(有时加入微量金属离子以调节表面吸附),在不化学侵蚀多孔 low-k 基体的前提下,选择性地溶胀并溶解这些经过改性的残留物 。灰化化学品和湿法清洗配方的选择受到暴露材料的严格限制,即 low-k ILD 和通孔底部的底层铜 。强氧化性湿法化学品或强碱性溶液可能会意外腐蚀暴露的金属互连线,或通过将水分引入孔隙而增加 ILD 的介电常数 。因此,先进的配方通常使用温和的水-有机溶剂混合物,旨在有效溶解结构改性后的残留物 。UV 剂量或等离子体功率等工艺参数必须在狭窄的窗口内进行仔细优化;剂量不足会留下顽固的交联聚合物,而剂量过大则会导致二次交联或加剧对脆弱的 low-k Si-CH3 键的损伤 。在 40nm BSI CMOS 图像传感器工艺流程中,后段工艺互连线在严格的间距限制下工作,这使得 ILD 的物理尺寸和 k 值对工艺偏差高度敏感 。双镶嵌(Dual-damascene)集成方案本质上将缺陷敏感性转移到了光刻、刻蚀以及后续清洗效率的精度上 。沟槽侧壁上的任何残留氟碳或吸收到致密化 low-k 表面中的水分,都会直接降低随时间变化的介电击穿(TDDB)寿命并增加金属间寄生电容,最终限制器件的电气性能 。

风险与挑战

  • [高] Low-k 电介质损伤 (PID):在灰化阶段,活性氧等离子体物种或过度的 UV 暴露可能会剥离 SiOCH Low-k 电介质侧壁上的含碳基团(例如甲基) 。这种化学损耗会使氧化物致密化,提高有效介电常数并促进吸潮,从而大幅缩短 TDDB 寿命并增加漏电流 。
  • [高] 碳氟化合物残留去除不完全:在先前的氧化物刻蚀过程中形成的交联度极高的富 C-F 聚合物,其结构改性不足,导致其无法在湿法溶剂中溶解 。残留在沟槽侧壁或通孔底部的残留物会阻碍后续 Ta 基衬层的沉积,导致附着力不良、结构分层或系统性电路断路 。
  • [中] 湿法清洗导致的 Low-k 退化:使用过于强力的湿法清洗化学品(例如传统的羟胺类溶剂)会化学侵蚀 Low-k 电介质的多孔结构 。这会改变孔隙结构、引入悬挂键并降低界面质量,这些界面缺陷会作为陷阱点,促进陷阱辅助隧穿和漏电 。
  • [中] 底层金属腐蚀:如果湿法剥离组合物缺乏足够的缓蚀剂,或使用了过强的氧化剂,可能会对双大马士革结构底部的暴露底层金属产生电化学侵蚀 。这会导致空洞形成、改变局部接触几何形状,并将金属污染物引入清洗槽中,进一步降低电介质的可靠性 。

登录后继续阅读全部 417 步

邮箱注册已有账号登录

相关步骤

  • METAL 3 TRENCH - Photo
  • ILD 2-2 Oxide Etch
  • Ta-based liner deposition
  • Cu Seed deposition
  • Metal 3 Cu deposition
  • Cu CMP