40nm BSI CMOS Image Sensor预览

CIS/ISP Wafer Bond Align

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CIS/ISP Wafer TC Bond

Post-Bond Anneal
286CIS/ISP wafer bond pairing287RF surface activation CIS288RF surface activation ISP289CIS/ISP Wafer Bond Align290CIS/ISP Wafer TC Bond291Post-Bond Anneal

工艺截面图

ISP WaferBOND · Thermo-Compression Bond (Flip)SiSiO2SiNCESLAlCuTaPMD 5 (SiO2)PMD 4 (SiO2)Ti (adhesion)TiN (barrier)W (contact fill)

本步要点

建立机械稳固的键合对是承受后续背面研磨和减薄操作中剧烈剪切力的严格前提 。

原理展开

CIS/ISP晶圆热压(TC)键合步骤在物理上执行了图像传感器与信号处理器的结构和电气集成,从前道工序实现的纯位置对准过渡到永久性的物理结合 。虽然先前的对准步骤确保了互连焊盘的微米级配准,但TC键合步骤施加了必要的机械热驱动力,以启动跨界面的原子相互作用 。通过利用混合键合方法,该步骤同时通过层间介质在物理上连接两个衬底,并通过金属焊盘在电气上连接两个衬底 。此工艺消除了对大尺寸硅通孔(TSV)的需求,避免了与其相关的禁止布线区(KOZ)损失,并实现了先进背照式CMOS图像传感器(BI-

CIS)所需的密集垂直互连 。此外,建立机械稳固的键合对是承受后续背面研磨和减薄操作中剧烈剪切力的严格前提 。热压混合键合的物理机制依赖于热量和均匀机械压力的同时施加 。在介质区域,先前经过RF激活的表面发生脱水缩合反应,形成稳定的共价网络(如Si-O-Si或Si-C键),为堆叠对提供了主要的机械强度 。同时在微观尺度上,所施加的压缩力诱导铜焊盘凸起发生塑性变形,破坏任何残留的表面原生氧化物,并最大化实际接触面积 。温度的升高增加了铜原子的热动能,促使跨接界面的短程互扩散 。为了最小化界面自由能的热力学驱动力随后强制晶界迁移,有效地溶解了原始物理边界并形成了连续的冶金路径 。铜因其优异的导电性和卓越的抗电迁移能力而被普遍选为键合金属,这对高性能3D IC架构至关重要 。由于仅靠热能不足以克服化学机械平坦化(CMP)工艺固有的初始表面粗糙度,因此需要施加精确的机械压力 (工程实践)。此外,在此特定TC键合阶段对温度的仔细调节可防止铜发生过度和过早的热膨胀 。如果铜在周围介质键合完全成熟之前膨胀过快,则可能诱发严重的局部应力和焊盘畸变 。因此,必须仔细平衡热机械参数,以在不造成结构损伤的前提下建立初始接触,并将本体晶粒生长的完成留给后续更高温度的键合后退火(Post-Bond Anneal)工艺 。在纳米尺度技术节点,像素和逻辑架构的极度微缩要求互连间距通常缩小至2微米以下 。在此尺寸下工作会剧烈增加互连对RC延迟的敏感性,而此直接键合工艺产生的超短垂直电流路径直接缓解了这一问题 。为了支持这些细间距,通常会集成SiCN等先进介质材料,因为它们特定的表面化学性质允许在较低的热预算下实现强劲的介质-介质共价键合 。这种低温能力对于保持纳米尺度晶体管内精细调整的掺杂分布至关重要,这些分布由早期注入步骤中确立的精确高斯分布所控制 。

风险与挑战

  • [高] 界面空洞 (Interfacial Voids):表面平坦度不足或局部热压压力不够,导致对接的铜焊盘之间无法实现完全的原子级接触 。随着时间推移,未键合的微小间隙和捕获的空位缺陷会聚集形成较大的永久性空洞,从而显著降低电连接性能和长期可靠性 。

  • [高] 对准偏差引起的短路 (Misalignment-Induced Shorts):尽管晶圆在之前的对准步骤中已经进行了配准,但引入高热梯度和机械压缩可能会在基板之间引起局部的热机械剪切或微滑移 。这种横向位移会严重减少有效的亚微米级焊盘接触面积,或导致相邻细间距互连之间发生短路 。

  • [中] 介质层开裂与分层 (Dielectric Cracking and Delamination):施加过大的全局或局部机械压力以强制实现铜接触,会将严重的应变传递到下方的后段工艺 (BEOL) 结构中 。如果这种压缩应力超过了低 k 介质材料的断裂韧性,就会引发微裂纹并扩展,最终导致灾难性的层间剥离 。

  • [低] 界面氧化 (Interfacial Oxidation):如果射频 (RF) 表面活化步骤与热压 (TC) 键合步骤之间的排队时间 (queue time) 超过限制,高活性的铜表面可能会过早发生再氧化 。这种新形成的氧化层会充当强效扩散阻挡层,呈指数级抑制铜原子的迁移速率,从而阻碍低电阻冶金连续体的形成 。

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相关步骤

  • CIS/ISP wafer bond pairing
  • RF surface activation CIS
  • RF surface activation ISP
  • CIS/ISP Wafer Bond Align
  • Post-Bond Anneal