在40nm BSI CMOS图像传感器的 F_DTI（前侧深沟槽隔离）模块中，需要深沟槽来实现像素间的光学和电学隔离，从而减少串扰 。为了在硅外延层中刻蚀出深宽比超过20:1的沟槽，标准光刻胶掩模会被迅速消耗，因而在物理上无法满足要求 。因此，需要一种稳健的中间层，这正是此 SiO 硬掩模沉积步骤的主要目的 。该步骤位于常规晶圆级灰化和清洗之后，以确保表面洁净，并为随后的光刻和氧化物刻蚀做好准备，从而对掩模本身进行图形化 。与通常依赖垫氧化层和较厚氮化硅堆叠作为化学机械抛光 (CMP) 停止层的浅沟槽隔离 (STI) 硬掩模不同 ，此特定的 SiO 层仅在块体硅的高强度深反应离子刻蚀 (DRIE) 过程中起到牺牲性物理屏障的作用 。通常采用等离子体增强化学气相沉积 (PECVD) 或类似的 CVD 方法在相对较低的热预算下沉积该厚氧化层 。前驱气体在等离子体环境中反应，在晶圆表面形成非晶态 SiO2 网络 。等离子体为化学反应提供了必要的活化能，使得沉积温度远低于传统热氧化所需的温度 （工程实践）。所得薄膜必须极其致密且均匀，以防止在后续硅深刻蚀过程中出现局部微掩模效应或不均匀侵蚀 。DRIE 过程中硬掩模的侵蚀会导致微沟槽效应或沟槽顶部变宽，这会对最终的深沟槽轮廓和整体器件可靠性产生不利影响 。选择二氧化硅而非氮化硅或金属硬掩模，是因为在深硅刻蚀所用的强氟基或溴基化学试剂中，它对硅表现出极佳的刻蚀选择比 。在 DRIE 过程中，硅的刻蚀速率远高于 SiO2 硬掩模，使得较厚的氧化层能够在整个长时间的深刻蚀工艺中保护有源区 。沉积温度、RF 功率和前驱气体比例等参数直接相互作用，共同决定了薄膜的内应力、密度和沉积速率 （工程实践）。如果薄膜应力过大（无论是压应力还是拉应力），都可能导致晶圆严重翘曲，或在深沟槽刻蚀前/过程中发生灾难性的薄膜剥离 。因此，需严格监控沉积参数，以平衡高制造吞吐量与足够的薄膜密度，从而最大限度地减小掩模侵蚀速率 。对于 40nm BSI CMOS 图像传感器，像素间距极小，要求对 DTI 的横向尺寸进行极高精度的控制，以最大限度地增加有源光电二极管的体积 。由于 DTI 侧壁会充当 Shockley-Read-Hall (SRH) 复合中心，从而非线性地影响光电二极管的响应度，因此沟槽轮廓必须绝对垂直，且不能有任何顶角刻面 。更厚、高质量的 SiO 硬掩模降低了掩模刻面转移到下方硅中的风险，确保沟槽从上到下保持其设计的关键尺寸 (CD) 。这种几何保真度至关重要，因为沟槽宽度的任何变化都会直接影响亚微米像素的量子效率和串扰隔离度 。
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