40nm BSI CMOS Image Sensor预览

实现各接触插塞的电气隔离 [P4]。在先进工艺节点中，必须严格要求优化的接触结构和诸如钨之类的低电阻插塞材料，以防止接触电阻出现不可接受的增加 [A1, P2]。钨的物理沉积依赖于化学气相沉积（CVD），通常分为成核阶段和本体填充阶段 [P1]。在成核阶段，通常使用硅烷（SiH4）作为还原剂，总反应式为：WF6 + 3/2 SiH4 -> W + 3/2 SiF4 + 3H2 [P3]。这种基于 SiH4 的还原工艺在 TiN 阻挡层上提供了快速沉积且孕育期极短的特性 [P1]。然而，为了改善深亚微米接触孔中的共形性并防止顶部过度生长，可以采用脉冲 CVD 工艺 [P1]。该工艺引入了一种类似于 ALD 的时间序列反应机制，交替进行 WF6/SiH4 暴露和惰性气体吹扫，从而抑制了不良的气相反应并增强了表面迁移率 [P1]。随后的本体填充阶段依赖于 WF6 的 H2 还原，为剩余的插塞体积提供了高产能和优异的共形性 [P1]。在接触插塞的选择上，CVD 钨普遍优于物理气相沉积（PVD）金属，这是因为受表面反应控制的 CVD 工艺能为高深宽比通孔提供必要的台阶覆盖率 [P4]。载气的选择从根本上改变了沉积动力学和质量传输 [P3]。热扩散率较低的载气（如氩气）有利于反应物在基底附近的积累，从而提高沉积速率并获得高密度薄膜 [P3]。相反，高扩散性的载气（如氦气）会增加气相中间产物的形成并将其从反应区扫出，这可能导致产生粉末状、附着力差的薄膜 [P3]。工艺温度和压力是主要的控制杠杆，用于调节气相流体动力学与非均相表面反应之间的竞争关系 [P3]。在 40nm 节点，结构尺寸限制了接触孔的平面占地面积，导致局部接触电阻急剧增加 [A1]。为了缓解这一限制，先进架构有时会采用非平面、倾斜或 V 型的接触底部轮廓，以在相同的横向占地面积内增加有效电接触面积 [A1, A2]。此外，随着 MOSFET 通道长度的缩小，基本的热力学极限和亚阈值漏电对器件驱动电流施加了严格约束 [T2]。因此，通过优化的无空洞 W 插塞工艺将寄生接触电阻降至最低，对于在 纳米尺度 逻辑和图像传感器器件中保持理想的开/关电流比（Ion/Ioff）至关重要 [P2, T2]。