40nm BSI CMOS Image Sensor预览

CESL 1 - Etch

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Pad Oxide Etch

Poly/Si Back Etch
112Metal 0 Gate and S/D Contact Opening - Photo113PMD 3 Etch114PMD 2 Etch115PMD 1 Etch116CESL 2 - Etch117CESL 1 - Etch118Pad Oxide Etch119Poly/Si Back Etch120Ashing & Strip/Clean121Ti/TiN Deposition122W Deposition123W CMP124TiN/Ti CMP

工艺截面图

CONTACT · A7 · Pad Oxide Etch (punch to Si)FD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)photoresist (KrF)PMD 3 (SiO2 · CMP overburden)PMD 2 (SiO2 · body segment)PMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)gate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)n- LDD (31P+, self-aligned)P-pinning (11B+)P+ VSS contact (11B+)

本步要点

随着下方硅的暴露,系统依赖于刻蚀与表面聚合之间内在的化学竞争来防止衬底损耗 。

原理展开

焊盘氧化层(pad oxide)刻蚀步骤是接触孔形成工艺模块中最后的穿通工艺,用于去除一层薄的保护性介电层,从而露出下方的有源硅或多晶硅栅极 。该步骤按顺序紧接在体预金属介电层(PMD)刻蚀和接触孔刻蚀停止层(CESL)开口工艺之后*(工程实践)*。与早期的PMD氧化层刻蚀(旨在高深宽比结构中高速去除厚介电材料)不同,焊盘氧化层刻蚀仅针对极薄的残留层,并对下方的衬底要求极高的选择比 。彻底清除该氧化层以露出原始半导体表面,是后续Ti/TiN阻挡层沉积的绝对先决条件,因为这需要紧密的界面来最小化

扩展电阻并形成接近理想的金属-半导体接触 。在物理层面,焊盘氧化层刻蚀采用反应离子刻蚀(RIE)架构,其中中性自由基和定向加速离子与晶圆表面发生协同反应 。在碳氟化合物基等离子体系统中,游离氟物种化学侵蚀Si-O键,生成挥发性副产物(如SiFx和COx),从而有效地清除氧化层 。随着下方硅的暴露,系统依赖于刻蚀与表面聚合之间内在的化学竞争来防止衬底损耗 。碳氟自由基(CFx)在硅表面选择性地沉积一层富碳钝化膜,这在空间上阻碍了入射的氟原子,并极大地抑制了硅的刻蚀速率 。同时,严格保持较低的提取电势和由此产生的离子能量,对于防止高能离子诱发物理晶格损伤或注入到结区空间至关重要 。碳氟化学试剂的选择(常添加含氢添加剂进行改性)受限于将等离子体化学向更高C/F比例偏移的需要,从而在不严重降低氧化层刻蚀速率的前提下增强硅表面的聚合物成膜速率 。射频(RF)偏置功率和腔室压力需仔细平衡;较低的偏置电压可降低物理溅射产额并最小化亚表面缺陷的产生 。此外,通过控制反应物种在腔室中的停留时间来稳定自由基解离与聚合物沉积之间的平衡,这是调节最终SiO2对Si选择比的主要手段 。对于40nm CMOS图像传感器技术,晶体管微缩要求极其浅的源/漏极延伸区,以保持栅极控制并抑制亚阈值漏电流 。如果焊盘氧化层刻蚀的选择性不足并消耗了高掺杂的表面硅,则会去除低电阻硅化物形成所需的关键区域,从而严重增加接触电阻 。此外,失控的等离子体轰击会在半导体晶格中引入中带隙陷阱态和悬挂键 。这些刻蚀诱导的缺陷充当了局域产生-复合中心,增加了反向偏置漏电流,从根本上破坏了亚阈值热力学极限并降低了像素暗电流性能 。

风险与挑战

  • [高] 结硅消耗(过刻蚀):如果氟碳等离子体缺乏足够的聚合能力,保护性的富碳薄膜就无法在暴露的硅表面充分形成 。这会导致浅源/漏结被意外刻蚀,从而减小重掺杂接触面积,并严重增加器件的接触电阻 。
  • [高] 等离子体诱导损伤 (PID) 与漏电:由过高 RF 偏置驱动的高能离子轰击会将动能传递至暴露的半导体晶格深处 。这种能量传递会产生位错、悬挂键和局部缺陷态,这些缺陷态会充当陷阱中心,进而增加关断状态下的亚阈值漏电流 。
  • [中] 深宽比相关刻蚀 (RIE Lag):在深亚微米接触孔中,几何遮蔽效应会减少到达结构底部的中性化学反应物通量 。这种受输运限制的供给会导致孔底刻蚀速率显著下降,留下未刻蚀的残留焊盘氧化层,从而阻碍后续的金属接触 。
  • [低] 聚合物残留阻塞:为了最大化对硅的选择比,通过调整 C/F 比和停留时间,工艺化学性质会严重向聚合方向倾斜 。如果这种厚氟碳钝化层在随后的灰化和剥离工艺中未能被完全去除,残留的绝缘残渣将在物理上阻碍 Ti/TiN 金属界面,导致开路或产生高阻接触 。

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相关步骤

  • Metal 0 Gate and S/D Contact Opening - Photo
  • PMD 3 Etch
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