40nm BSI CMOS Image Sensor预览

Ashing & Strip/Clean

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Ti/TiN Deposition

W Deposition
112Metal 0 Gate and S/D Contact Opening - Photo113PMD 3 Etch114PMD 2 Etch115PMD 1 Etch116CESL 2 - Etch117CESL 1 - Etch118Pad Oxide Etch119Poly/Si Back Etch120Ashing & Strip/Clean121Ti/TiN Deposition122W Deposition123W CMP124TiN/Ti CMP

工艺截面图

CONTACT · A10 · Ti/TiN Liner DepositionFD node (31P+)VT adjust (11B+, periphery channel)SiO2 liner (SACVD)SiO2 (SACVD bulk fill)n+ S/D (31P+)n+ N-well contact (31P+)p+ surface passivation (10B+)Liner SiO2 (RTP thermal)P-well (pixel array, 11B+)P-well (periphery, 11B+)PD N-well (31P+)N-well (periphery, 31P+)SiP-well (implanted region)Ti/TiN linerPMD 3 (SiO2 · CMP overburden)PMD 2 (SiO2 · body segment)PMD 1 (SiO2 · bottom segment)CESL 2 (SiNO)SiNCESL 1 (SiN)PolySWS pad ox (SiO2, PECVD)gate ox (SiO2, thermal)IO/HV gate ox (SiO2; relative thickness shown schematically; IO device not shown in this cross-section)n- LDD (31P+, self-aligned)P-pinning (11B+)P+ VSS contact (11B+)

本步要点

CVD 通过气相前驱体的表面反应限制机制进行，可在侧壁和底部拐角处实现近乎各向同性的沉积，从而形成连续且致密的扩散阻挡层 。

原理展开

在高深宽比接触孔的灰化和清洗之后，该结构需要一个导电界面，以将硅有源区与后续的钨塞相连接 。Ti/TiN 堆叠层发挥着关键的双重作用：钛 (Ti) 层起到吸氧层和粘附层的作用，而氮化钛 (TiN) 层则起到扩散阻挡层的作用 。如果没有这层 TiN 阻挡层，后续钨沉积步骤中使用的强腐蚀性 WF6 前驱体将会剧烈侵蚀底层的 Si 或硅化物界面，导致挥发性 TiF4 副产物的形成，并引发严重的接触空洞问题 。此外，根据金属-半导体界面物理学，将接

触金属的金属功函数与底层掺杂硅相匹配，对于降低肖特基势垒高度和整体接触电阻至关重要 。具体而言，Ti 和 TiN 为 n 型接触提供了良好的功函数匹配，确保了载流子能够高效地注入界面 。由于视线传输固有的严重几何遮挡效应，深孔中 TiN 阻挡层的沉积严重依赖化学气相沉积 (CVD) 而非物理气相沉积 (PVD) 。CVD 通过气相前驱体的表面反应限制机制进行，可在侧壁和底部拐角处实现近乎各向同性的沉积，从而形成连续且致密的扩散阻挡层 。在先进的等离子体增强变体中，反应由高密度活性物种驱动，这些物种选择性地裂解前驱体键，而不是严格依赖热平衡分解 。这种非热等离子体环境利用电子碰撞来驱动化学反应，从而能够在较低的衬底温度下形成高质量的结晶态 TiN 。选择高阶梯覆盖能力的 CVD TiN 覆盖层，解决了阶梯覆盖率与由界面不连续性导致的早期电迁移失效之间的关键权衡问题 。然而，虽然 TiN 化学性质稳定，但其固有的高电阻率和纳米晶形貌在纳米级互连中引入了显著的串联电阻代价 。因此，必须仔细优化前驱体分压等沉积参数；过高的沉积速率会导致反应不完全和杂质残留，从而引起薄膜电阻率的急剧上升 。此外，必须对薄膜的微观结构相进行工程化处理，因为多晶 TiN 具有晶界，这些晶界会显著降低扩散阻挡能力，并成为后续金属化过程的快速渗透路径 。在 40nm 节点，中段工艺 (MOL) 接触的物理体积限制意味着传统的阻挡层会占据过多的有效导电体积，进一步加剧了线路电阻的限制 。因此，Ti/TiN 的厚度被严格最小化，以最大程度地增加低电阻率大块钨填充物的可用体积 。特别对于背照式 (BSI) CMOS 图像传感器而言，严格控制这种等离子体增强沉积过程中的热预算也至关重要，以防止掺杂剂扩散和结构退化，从而避免增加暗电流噪声 。

风险与挑战

  • [高] 接触孔开路（前驱体侵蚀）：高深宽比接触孔底部拐角处 TiN 阻挡层的台阶覆盖率不足，导致下层界面在后续工艺中暴露于 WF6 环境下 。这会触发剧烈的化学反应，形成挥发性的 TiF4，从而消耗下层的钛和硅，产生结构性空洞并导致电气开路 。
  • [高] 接触电阻升高：过快的 TiN 沉积动力学阻碍了前驱体的完全分解，导致未反应的配体和有机杂质被截留在薄膜晶格中 。这些杂质与纳米晶 TiN 本身的高电阻率相结合，严重限制了电子平均自由程，并使有效的中段工艺（MOL）互连电阻呈指数级增加 。
  • [中] 界面费米能级钉扎：不完全的钛除氧过程或不良的预沉积清洗会在金属-半导体界面处留下高密度的界面陷阱（Dit） 。这些表面态会钉扎费米能级，抵消 Ti 层在功函数匹配方面的优势 ，从而导致高肖特基势垒和非欧姆导电 。
  • [低] 阻挡层金属扩散：沉积过程中次优的等离子体条件可能产生高度柱状的多晶 TiN 微观结构 。由此产生的晶界贯穿超薄薄膜厚度，为固态扩散动力学建立了直接通道，从而在后续的热循环中削弱了阻挡层的保护功能 。

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相关步骤

  • Metal 0 Gate and S/D Contact Opening - Photo
  • PMD 3 Etch
  • PMD 2 Etch
  • PMD 1 Etch
  • CESL 2 - Etch
  • CESL 1 - Etch